Il a été démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils peut permettre de contrôler la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies permettent d'obtenir une consommation électrique extrêmement faible. Dans cette thèse, pour obtenir des opérations à haute vitesse (pour augmenter le courant de drain), la technique de réduction de la résistance source/drain sera débattue. Les propriétés de transport électronique des NWs empilées verticalement seront analysées en détail. De plus, des simulations numériques sont effectuées pour examiner les facultés de contrôle de leur tension de seuil utilisant des grilles sépares.

This thesis demonstrates that graphene produced by liquid-phase exfoliation can be co-deposited with a polymerie semiconductor for the fabrication of thin film field-effect transistors. The introduction of graphene to the n-type polymeric matrix enhances not only the electrical characteristics of the devices, but also the ambipolar behavior and the hole transport in particular. This provides a prospective pathway for the application of graphene composites for logic circuits.The same approach of blending was adopted to enhance the electrical characteristics of an amorphous p-type polymer semiconductor by addition of an unprecedented solution processable ultra-narrow graphene nanoribbon. GNRs form percolation pathway for the charges resulting in enhanced deviee performance in daras weil as under illumination therefore paving the way for applications in (opto)electronics.Finally, multifunctional photoresponsive devices were examined by introducing photochromic molecules exposing different substituents into small molecule or polymeric semiconductor films that were found to affect the photoswitching behavior.

Depuis plusieurs générations technologiques, la réduction des dimensions des transistors à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) n'est plus suffisante pour augmenter à elle seule les performances des circuits intégrés. Pour les circuits logiques à partir du nœud 28 nm, l'architecture planaire sur silicium massif a été abandonnée au profit de structures à canaux entièrement désertés (Fully Depleted). Malgré l'avantage apporté par la fabrication de ces transistors (FinFET ou Fully Depleted Silicon On Insulator FDSOI planaire), l'introduction et l'optimisation des contraintes mécaniques dans le canal restent indispensables. Ce travail de recherche présente l'intégration de divers procédés de fabrication permettant de contraindre les MOSFET planaires sur SOI. L'efficacité des couches de nitrure (CESL) contraints, de l'épitaxie des source/drain en SiGe, des substrats de silicium contraints sur isolant (sSOI) ainsi que l'effet de l'orientation du canal a été mesurée pour des longueurs de grille jusque 14 nm. L'intégration de MOSFET à grille damascène (gate-last) a également été développée sur SOI. En particulier, l'intérêt de ce type de grille pour ajuster la tension de seuil et pour optimiser les contraintes a été étudié. Finalement des perspectives sont présentées pour le nœud 10 nm. Des simulations mécaniques ont permis de valider une structure innovante permettant un transfert de contraintes depuis une couche de SiGe enterrée vers le canal. Par ailleurs, une intégration basée sur un procédé d'espaceurs sacrificiels (SIT) est présentée. Celle-ci permet de fabriquer des transistors à forte densité sur SOI.

1998 publizierten die Arbeitsgruppen von S. J. Tans und R. Martel die Herstellung des Prototypen eines Kohlenstoffnanoröhren Feldeffekttransistors. Dabei bilden halbleitende Kohlenstoffnanoröhren den aktiven, feldgesteuerten Bereich des Transistors. Aufgrund der herausragenden Eigenschaften der Kohlenstoffnanoröhren wurde den Bauelementen ein großes Anwendungspotential in Halbleiterindustrie und Sensorik vorhergesagt. Dass die Verwendung von Kohlenstoffnanoröhren in der Industrie heute hinter den Erwartungen zurückbleibt, liegt vor allem an den Problemen bei der Sortierung und Integration der Kohlenstoffnanoröhren: Trotz intensiver Bemühungen entsteht bei der Synthese eine Mischung aus halbleitenden und metallischen Kohlenstoffnanoröhren. Eine postsynthetische Separation der Spezies ist daher notwendig. In dieser Arbeit wurden verschiedene Wege zur Separation der Kohlenstoffnanoröhren in eine halbleitende und metallische Fraktion verfolgt: (i) Die Dichtegradientenzentrifugation differenziert zwischen unterschiedlichen Schwimmdichten der Kohlenstoffnanoröhren in einer Lösung mit einem Dichtegradienten. Durch die selektive Assemblierung unterschiedlich polarisierbarer Tenside werden Dichteunterschiede zwischen den halbleitenden und metallischen Röhren hergestellt. In einem Zwei-Schritt-Verfahren konnte so eine hohe Reinheit an halbleitenden Kohlenstoffnanoröhren erzielt werden. (ii) Die dielektrophoretische Auftrennung der Kohlenstoffnanoröhren erfolgt aufgrund von Unterschieden in der Polarität und der Leitfähigkeit der metallischen und halbleitenden Spezies. Durch die Wahl des Tensidsystems können dabei die Unterschiede zwischen den beiden Spezies verstärkt und somit die Sortierung effizienter gestaltet werden. Die Erfahrungen mit statischen Dielektrophorese-Experimenten wurden in ein kontinuierliches mikrofluidisches System übertragen. Damit eröffnet sich die Möglichkeit der Separation der Kohlenstoffnanoröhren im größeren Maßstab. Im Anschluss an die Sortierung ist ein Prozess notwendig, der die parallele Integration vieler Kohlenstoffnanoröhren in mikroelektronische Strukturen auf einem Wafer ermöglicht. Die Dielektrophorese erlaubt die ortsspezische parallele Assemblierung der Kohlenstoffnanoröhren in vorgefertigte Strukturen. Damit können auf Waferebene Kohlenstoffnanoröhren-Feldeffekttransistoren aufgebaut werden. In dieser Arbeit kann gezeigt werden, dass mit der Integration sortierter halbleitender Röhren die übliche selektive Zerstörung metallischer Strompfade überflüssig ist. Im letzten Teil dieser Arbeit soll der aufgebaute Kohlenstoffnanoröhren-Feldeffekttransistor für einen zukünftigen Einsatz als membranbasierter Biosensor modifiziert werden. Dafür wird eine Doppellipidschicht über den Kohlenstoffnanoröhren assembliert werden, welche als Modell für eine Biomembran dient. Es werden erste Messungen in Flüssigkeit gezeigt und die Interaktion der Lipidmoleküle mit den dispergierten Kohlenstoffnanoröhren charakterisiert.

Field-programmable gate arrays (FPGAs) have enjoyed increasing use due to their low non-recurring engineering (NRE) costs and their straightforward implementation process. However, it is recognized that they have higher per unit costs, poorer performance and increased power consumption compared to custom alternatives, such as application specific integrated circuits (ASICs). This thesis investigates the extent of this gap and it examines the trade-offs that can be made to narrow it. The gap between 90 nm FPGAs and ASICs was measured for many benchmark circuits. For circuits that only make use of general-purpose combinational logic and flipflops, the FPGA-based implementation requires 35 times more area on average than an equivalent ASIC. Modern FPGAs also contain "hard" specific-purpose circuits such as multipliers and memories and these blocks are found to narrow the average gap to 18 for our benchmarks or, potentially, as low as 4.7 when the hard blocks are heavily used. The FPGA was found to be on average between 3.4 and 4.6 times slower than an ASIC and this gap was not influenced significantly by hard memories and multipliers. The dynamic power consumption is approximately 14 times greater on average on the FPGA than on the ASIC but hard blocks showed promise for reducing this gap. This is one of the most comprehensive analyses of the gap performed to date. The thesis then focuses on exploring the area and delay trade-offs possible through architecture, circuit structure and transistor sizing. These trade-offs can be used to selectively narrow the FPGA to ASIC gap but past explorations have been limited in their scope as transistor sizing was typically performed manually. To address this issue, an automated transistor sizing tool for FPGAs was developed. For a range of FPGA architectures, this tool can produce designs optimized for various design objectives and the quality of these designs is comparable to past manual designs. With this tool, the trade-off possibilities of varying both architecture and transistor-sizing were explored and it was found that there is a wide range of useful trade-offs between area and delay. This range of 2.1 X in delay and 2.0 X in area is larger than was observed in past pure architecture studies. It was found that lookup table (LUT) size was the most useful architectural parameter for enabling these trade-offs.

Includes bibliographical references (leaves 272-279.) / xxiv, 279 leaves : ill. ; 30 cm. / Title page, contents and abstract only. The complete thesis in print form is available from the University Library. / Thesis (Ph.D.)--University of Adelaide, Dept. of Electrical and Electronic Engineering, 1997

Thesis (Ph. D.)--Carleton University, 2003. / Includes bibliographical references (p. 114-127). Also available in electronic format on the Internet.

Thesis (M. App. Sc.)--Carleton University, 2004. / Includes bibliographical references (p. 72-75). Also available in electronic format on the Internet.

Thesis (M.App.Sc.) - Carleton University, 2005. / Includes bibliographical references (p. 151-152). Also available in electronic format on the Internet.

Thesis (M.App.Sc.) - Carleton University, 2005. / Includes bibliographical references (p. 81-82). Also available in electronic format on the Internet.