abstract: In this work, the insight provided by our sophisticated Full Band Monte Carlo simulator is used to analyze the behavior of state-of-art devices like GaN High Electron Mobility Transistors and Hot Electron Transistors. Chapter 1 is dedicated to the description of the simulation tool used to obtain the results shown in this work. Moreover, a separate section is dedicated the set up of a procedure to validate to the tunneling algorithm recently implemented in the simulator. Chapter 2 introduces High Electron Mobility Transistors (HEMTs), state-of-art devices characterized by highly non linear transport phenomena that require the use of advanced simulation methods. The techniques for device modeling are described applied to a recent GaN-HEMT, and they are validated with experimental measurements. The main techniques characterization techniques are also described, including the original contribution provided by this work. Chapter 3 focuses on a popular technique to enhance HEMTs performance: the down-scaling of the device dimensions. In particular, this chapter is dedicated to lateral scaling and the calculation of a limiting cutoff frequency for a device of vanishing length. Finally, Chapter 4 and Chapter 5 describe the modeling of Hot Electron Transistors (HETs). The simulation approach is validated by matching the current characteristics with the experimental one before variations of the layouts are proposed to increase the current gain to values suitable for amplification. The frequency response of these layouts is calculated, and modeled by a small signal circuit. For this purpose, a method to directly calculate the capacitance is developed which provides a graphical picture of the capacitative phenomena that limit the frequency response in devices. In Chapter 5 the properties of the hot electrons are investigated for different injection energies, which are obtained by changing the layout of the emitter barrier. Moreover, the large signal characterization of the HET is shown for different layouts, where the collector barrier was scaled. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2016

Este trabalho visa explorar técnicas de projeto de células que possibilitem a minimização dos efeitos da variabilidade de processo sobre o comportamento elétrico dos circuitos integrados. Para este trabalho foram abordados aspectos de regularidade, principalmente na camada de polisilício. A técnica de folding foi explorada em conjunto com a regularidade como possível metodologia de projeto voltada para a minimização dos efeitos da variabilidade de processo. Leiautes de portas lógicas complexas e básicas foram criadas utilizando tecnologia em 65nm. Os netlists dos leiautes extraídos foram simulados utilizando modelos que refletiam os efeitos da variabilidade sobre os parâmetros tecnológicos mais afetados pela variabilidade de processo. Os parâmetros selecionados para este experimento foram a largura (W) e comprimento (L) do canal do transistor, espessura do óxido de porta (Tox) e a mobilidade (μ0) das cargas. Os dados referentes ao pior caso envolvendo atraso e potência consumida de cada porta foram utilizados como métricas de comparação. Os resultados encontrados demonstram que a utilização da técnica de folding juntamente com aspectos de regularidade tornaram os experimentos menos sensíveis às variações do processos de manufatura de circuitos integrados. Essas reduções de sensibilidade chegaram em algumas situações à 33.22% para as portas básicas e de 28.96% para as portas complexas. A adição de folding e regularidade da camada de polisilício, trazem desvantagens significativas em área e potência consumida de cada porta. Pelos experimentos realizados é possível verificar aumento superior a 100% em área de algumas portas e de até 20.54% de aumento em potência. A união destas duas técnicas pode ser utilizada para tornar, por exemplo, o caminho crítico de um circuito integrado mais robusto quanto as variações de temporização e de potência. / This paper aims to explore for design techniques that allow the minimization of the effects of process variability on the electrical behavior of integrated circuits. To this work were discussed aspects of regularity, especially in poly-silicon layer. The technique of it folding was explored in conjunction with the regularity as possible design methodology aimed to minimizing the effects of process variability. Complex and basic layouts logic gates were built using 65nm technology. The it netlists extracted from layouts of the gates were simulated using models that reflected the effects of variability on the main technological parameters such as W, L, Tx, mu0 of the charges. The worst delay of each port and power consumption parameters were used for comparison in this work. The results show that using the it folding with regularity aspects of the experiments turns the layout gates less sensitive to process variations. These sensitivity reductions reached in some situations to 33.22 % for the basic gates and 28.96 % for the complex gates created. This techniques brings significant disadvantages in size and power consumption. For the experiments you can check increase of over 100% in area and up than 20,54% increase in power. These techniques should be used with discretion, especially on projects where there are area or consumption restrictions.

abstract: Due to diminishing availability of 3He, which is the critical component of neutron detecting proportional counters, large area flexible arrays are being considered as a potential replacement for neutron detection. A large area flexible array, utilizing semiconductors for both charged particle detection and pixel readout, ensures a large detection surface area in a light weight rugged form. Such a neutron detector could be suitable for deployment at ports of entry. The specific approach used in this research, uses a neutron converter layer which captures incident thermal neutrons, and then emits ionizing charged particles. These ionizing particles cause electron-hole pair generation within a single pixel's integrated sensing diode. The resulting charge is then amplified via a low-noise amplifier. This document begins by discussing the current state of the art in neutron detection and the associated challenges. Then, for the purpose of resolving some of these issues, recent design and modeling efforts towards developing an improved neutron detection system are described. Also presented is a low-noise active pixel sensor (APS) design capable of being implemented in low temperature indium gallium zinc oxide (InGaZnO) or amorphous silicon (a-Si:H) thin film transistor process compatible with plastic substrates. The low gain and limited scalability of this design are improved upon by implementing a new multi-stage self-resetting APS. For each APS design, successful radiation measurements are also presented using PiN diodes for charged particle detection. Next, detection array readout methodologies are modeled and analyzed, and use of a matched filter readout circuit is described as well. Finally, this document discusses detection diode integration with the designed TFT-based APSs. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2014

Os ROBDDs são estruturas utilizadas com sucesso em ferramentas de CAD para microeletrônica. Estas estruturas permitem a representação canônica de funções booleanas ao se estabelecer um ordenamento fixo de variáveis. No contexto de um gerador automático de células lógicas para circuitos integrados, os ROBDDs podem servir de base para a derivação de redes de transistores cujo comportamento elétrico equivale ao comportamento lógico de uma função booleana desejada. Nas redes de transistores derivadas de ROBDDs, o posicionamento relativo dos transistores é determinado pelo ordenamento de variáveis. O efeito do reordenamento de transistores já foi estudado na década de noventa e sabe-se de sua influência sobre características de área, atraso e potência de um circuito digital. Entretanto, estes estudos limitam-se à topologia CMOS complementar série/paralelo, que é a topologia de redes de transistores mais comum. Neste trabalho, explora-se o efeito do reordenamento de variáveis nas características de área e atraso de circuitos mapeados com seis famílias lógicas diferentes, cujas células constituem redes de transistores derivadas de ROBDDs. Em geral, os resultados dos experimentos indicam que, para estas famílias lógicas, selecionar ordenamentos, onde transistores controlados por sinais mais críticos posicionam-se relativamente mais próximos à saída da célula, pode levar ao mapeamento de circuitos com atraso 16,4% inferior, em média, ao atraso do circuito equivalente com ordenamentos selecionados para obtenção da menor área possível e ignorando-se os atrasos de chegada nas entradas de uma célula. / The ROBDDs are structures that have been successfully used in CAD tools for microelectronics. These structures allow canonical representation of boolean functions when established a fixed variable ordering. In the context of an automatic logic cell generator for integrated circuits, ROBDDs may serve as a base for deriving transistor networks from which electrical behavior is equivalent to the logic behavior of a specified boolean function. With ROBDD derived transistor networks, the relative placement of transistors is determined by variable ordering. The effect of transistor reordering was already studied in the nineties and we know about its influence over area, delay and power characteristics of an integrated circuit. However, these studies were limited to complementary series/parallel CMOS topology, which is the standard for transistor networks topology. In this work, the effect of variable reordering is explored over area and delay characteristics of circuits mapped to six different logic families, where cells are designed with ROBDD derived transistor networks. Experimental results indicate that, in general, placing transistors controlled by the most critical signals closer to cell output may lead to a circuit mapping with an average 16.4% less delay than an equivalent circuit where orderings for smallest possible area are selected and input arrival times of a cell are ignored.

A metodologia de projeto semi-customizado usando associações trapezoidais de transistores (TATs) é especialmente viável para o projeto de circuitos integrados mistos analógico- digitais. Vários trabalhos foram desenvolvidos demonstrando exemplos de aplicações que geraram bons resultados utilizando esta metodologia. Entretanto, ficou evidente a falta de ferramentas de CAD apropriadas para automatizar o processo de síntese dos circuitos. Para preencher esta lacuna, foi desenvolvido o LIT, uma ferramenta de CAD especializada na geração do layout de células analógicas utilizando associações de transistores. O principal desafio da técnica de associações trapezoidais é a escolha adequada da associação equivalente ao transistor simples, de modo que os efeitos negativos da substituição deste transistor no desempenho do circuito sejam os menores possíveis. Podem existir diversas opções de associações equivalentes, e a escolha da mais adequada nem sempre é uma tarefa direta e intuitiva.O objetivo deste trabalho é a criação de ferramentas de auxílio ao projeto de circuitos analógicos utilizando a técnica de associação série-paralela de transistores MOS (Metal- Oxide-Semiconductor), desde o dimensionamento do circuito até a descrição do layout em formato de troca. Pretende-se fazer com que o tempo total de projeto seja reduzido e seus custos diminuídos. Além disso, o projeto visando a manufaturabilidade, de fundamental importância em tecnologias sub-micrométricas, também é abordado na ferramenta através da busca pela regularidade do layout. Um novo conceito de associação de transistores é introduzido: a associação do tipo T (TST - T-Shaped Transistor). Esta associação caracteriza-se por seu formato trapezoidal, porém sem limite quanto ao tamanho dos transistores unitários, os quais são considerados, em trabalhos anteriores sobre TATs (associações trapezoidais de transistores), como sendo todos iguais. Assim, uma ou duas variáveis livres a mais ficam disponíveis ao projetista, dando a liberdade da escolha de até quatro dimensões para os TSTs, o que faz com que o projeto se torne mais flexível. A modelagem deste tipo de associação é desenvolvida neste trabalho de modo que os efeitos de segunda ordem sejam previstos no desempenho geral do circuito e a verificação experimental comparada com simulações. / The semi-custom design methodology using trapezoidal associations of transistors (TATs) is specially viable for the design of mixed-signal integrated circuits. Several works have been developed demonstrating examples of applications that generated good results using this methodology. However, there is a lack of specific CAD tools able to automate the synthesis procedure. In order to fill this need, the LIT tool was developed. LIT is a CAD tool specialized in layout generation of analog cells using associations of transistors. The main challenge is the choice of the correct equivalent association for a given single transistor, in such a way that negative effects related to this substitution are minimized. The most adequate choice is not a direct and intuitive task, because many options of associations exist. The goal of this work is to develop a tool for the aid of analog circuits design using series-parallel associations of MOS transistors, from circuit sizing phase to layout description. Total time and costs can be reduced with this tool. Moreover, design for manufacturability is also improved through layout regularity. A new concept of associations of transistors is introduced: the T-Shaped Transistor (TST). The main characteristic of this association is its trapezoidal format, but with no limit on the sizes of unit transistors, which were fixed in previous works about TATs (Trapezoidal Associations of Transistors). Then, one or two more free variables are available to the designer, giving him the possibility to work with up to four dimensions for the TSTs. A model of this kind of association is developed in this work, since it is needed to prevent or minimize second order effects that degrade circuit performance. Experimental comparison with simulations are also presented.

Este trabalho propõe um método de otimização de atraso, através de dimensionamento de transistores, o qual faz parte de um fluxo automático de síntese física de circuitos combinacionais em tecnologia CMOS estática. Este fluxo de síntese física é independente de biblioteca de células, sendo capaz de realizar, sob demanda, a geração do leiaute a partir de um netlist de transistores. O método de otimização proposto faz com que este fluxo de síntese física seja capaz de realizar a geração do leiaute orientado pelas restrições de atraso, garantindo a operação do circuito na freqüência especificada pelo projetista. Este trabalho inclui também uma pesquisa sobre os principais métodos de verificação e otimização de atraso, principalmente aqueles que podem ser aplicados quando a etapa de síntese física chega ao nível de transistores. Um método de análise de timing funcional é utilizado para identificar o atraso e o caminho críticos e, com isso, guiar o método de otimização proposto. Desta forma, não existe desperdício de esforço e desempenho para reduzir o atraso de caminhos que não contribuem efetivamente para determinar a freqüência do circuito. O método proposto neste trabalho explora as possibilidades oferecidas por ser independente de biblioteca de células, mas impõe restrições aos circuitos otimizados para reduzir o impacto do dimensionamento nas etapas de geração de leiaute. O desenvolvimento de um método incremental de seleção de caminhos críticos reduziu consideravelmente o tempo de processamento sem comprometer a qualidade dos resultados. Ainda, a realização de um método seletivo de dimensionamento de transistores, possibilitado pela adaptação de um modelo de atraso pino-a-pino, permitiu reduzir significativamente o acréscimo de área decorrente da otimização e aumentou a precisão das estimativas de atraso. / This work proposes a transistor sizing-based delay optimization method especially tailored for an automatic physical synthesis flow of static CMOS combinational circuits. Such physical synthesis flow is a library-free approach which is able to perform the layout generation using a transistor netlist level description of the circuit. The integration of the proposed optimization method to the automatic physical synthesis renders possible a timing-driven layout generation flow. This work also includes a research of the major delay verification and optimization methods, mainly those that can be applied during the physical synthesis step at the transistor level. A functional timing analysis method is used to identify the critical delay and the critical paths and thus drive the proposed optimization method. Hence, there is no waste of effort to optimize paths which are not responsible for the delay of the circuit. The optimization method proposed in this work explores the advantages provided by a library-free synthesis flow and imposes restrictions to the optimized circuits in order to minimize the impact of the transistor sizing in the layout generation steps. The development of a method for incremental critical path selection reduces the CPU time consumed by the delay optimization step. A pin-to-pin gate delay model was adapted to perform a selective transistor sizing, resulting in a significantly reduction of the area overhead.

Este trabalho visa explorar técnicas de projeto de células que possibilitem a minimização dos efeitos da variabilidade de processo sobre o comportamento elétrico dos circuitos integrados. Para este trabalho foram abordados aspectos de regularidade, principalmente na camada de polisilício. A técnica de folding foi explorada em conjunto com a regularidade como possível metodologia de projeto voltada para a minimização dos efeitos da variabilidade de processo. Leiautes de portas lógicas complexas e básicas foram criadas utilizando tecnologia em 65nm. Os netlists dos leiautes extraídos foram simulados utilizando modelos que refletiam os efeitos da variabilidade sobre os parâmetros tecnológicos mais afetados pela variabilidade de processo. Os parâmetros selecionados para este experimento foram a largura (W) e comprimento (L) do canal do transistor, espessura do óxido de porta (Tox) e a mobilidade (μ0) das cargas. Os dados referentes ao pior caso envolvendo atraso e potência consumida de cada porta foram utilizados como métricas de comparação. Os resultados encontrados demonstram que a utilização da técnica de folding juntamente com aspectos de regularidade tornaram os experimentos menos sensíveis às variações do processos de manufatura de circuitos integrados. Essas reduções de sensibilidade chegaram em algumas situações à 33.22% para as portas básicas e de 28.96% para as portas complexas. A adição de folding e regularidade da camada de polisilício, trazem desvantagens significativas em área e potência consumida de cada porta. Pelos experimentos realizados é possível verificar aumento superior a 100% em área de algumas portas e de até 20.54% de aumento em potência. A união destas duas técnicas pode ser utilizada para tornar, por exemplo, o caminho crítico de um circuito integrado mais robusto quanto as variações de temporização e de potência. / This paper aims to explore for design techniques that allow the minimization of the effects of process variability on the electrical behavior of integrated circuits. To this work were discussed aspects of regularity, especially in poly-silicon layer. The technique of it folding was explored in conjunction with the regularity as possible design methodology aimed to minimizing the effects of process variability. Complex and basic layouts logic gates were built using 65nm technology. The it netlists extracted from layouts of the gates were simulated using models that reflected the effects of variability on the main technological parameters such as W, L, Tx, mu0 of the charges. The worst delay of each port and power consumption parameters were used for comparison in this work. The results show that using the it folding with regularity aspects of the experiments turns the layout gates less sensitive to process variations. These sensitivity reductions reached in some situations to 33.22 % for the basic gates and 28.96 % for the complex gates created. This techniques brings significant disadvantages in size and power consumption. For the experiments you can check increase of over 100% in area and up than 20,54% increase in power. These techniques should be used with discretion, especially on projects where there are area or consumption restrictions.

Mechanisms of thyristor turn-on wore studied. An attempt was made to relate the ‘on’ plasma spreading velocity to the small signal current gain value of the n-p-n transistor section of the thyristor. The extent to which the thyristor turns on initially largely affects the speed of turning-on the device. A model is proposed to calculate the initial turned-on area of thyristors.

Kyoto University (京都大学) / 0048 / 新制・課程博士 / 博士(工学) / 甲第16862号 / 工博第3583号 / 新制||工||1541(附属図書館) / 29537 / 京都大学大学院工学研究科電子工学専攻 / (主査)教授 木本 恒暢, 教授 藤田 静雄, 准教授 浅野 卓 / 学位規則第4条第1項該当

Abstract In this thesis, preparation of carbon nanotube (CNT) inks and inkjet printing of aqueous dispersions of CNTs for certain electrical applications are studied. The nanotube inks prepared in this work are based on chemically oxidized CNTs whose polar side groups enable dispersion in polar solvents. Subsequent centrifugation and decanting processes are used to obtain stable dispersions suitable for inkjet printing. The inks are based on either carboxyl functionalized multi-walled carbon nanotubes (MWCNTs), carboxyl functionalized single wall carbon nanotubes (SWCNTs) or SWCNT-polymer composites. The applicability of MWCNT inks is firstly demonstrated as printed patterns of tangled nanotube networks with print resolution up to ∼260 dpi and surface resistivity of ∼40 kΩ/□. which could be obtained using an ordinary inkjet office printer. In addition, MWCNT inks are found to exhibit spatial ordering in external magnetic fields due to entrapped iron catalyst nanoparticles in the inner-tubular cavity of the nanotubes. Ordering of nanotubes in the inks and in drying droplets placed in relatively weak magnetic fields (B ≤ 1 T) is demonstrated and studied. The high electrical conductivity and optical transparency properties of SWCNTs are utilized for enhancing the conductivity of transparent poly(3,4-ethylenedioxythiophene):poly(styrenesulphonate) (PEDOT:PSS) films. Polymer-nanotube composite materials are inkjet printed on flexible substrates. It is demonstrated that incorporation of SWCNTs in the thin polymer films significantly increases the electrical conductivity of the film without losing the high transparency (> 90%). The structure of composite films is studied using atomic force microscopy (AFM). The electronic properties of deposited random SWCNT networks are studied. The amount of deposited SWCNT is controlled by the inkjet printing technique. In dense networks the current-voltage behaviour is linear whereas for sparse films the behaviour is nonlinear. It is shown that the conduction path in dense films is through the metallic nanotubes, but in sparse films the percolation occurs through random networks of metallic and semiconducting SWCNTs having Schottky-type contacts. The existence of Schottky-junctions in the films is demonstrated with field-effect transistors (FET) on Si-chips and on polymer substrates. The latter is demonstrated as fully printed transistors using a single ink as a material source. FETs are further utilized as chemical-FET sensor applications. The performance of resistive CNT sensors and their comparisons with chem-FETs in terms of selectivity are studied for H2S gas.