La taille du transistor MOS ne cesse de diminuer pour des questions de performance et de rentabilité de fabrication. Les procédés de fabrication évoluent, l'architecture se complexifie et les méthodologies d'extraction de paramètres électriques doivent être adaptées. C'est ainsi que dans un premier temps, les effets d'un recuit haute pression sous atmosphère hydrogène (HPH2) ou deutérium (HPD2) sur le transistor MOS sont étudiés en détail dans cette thèse. La comparaison des performances apportées en termes de transport électronique et de dégradations engendrées en fiabilité a permis de montrer que le HPD2 présente un meilleur compromis. Une étude des effets d'un canal silicium-germanium (SiGe) sur les performances des transistors MOS est ensuite réalisée. L'incorporation du SiGe a permis d'atténuer l'impact négatif sur les performances des charges contenues dans l'empilement de grille. La présence de ces charges est d'ailleurs confirmée par l'analyse des effets néfastes d'un oxyde de grille à haute permittivité, utilisé entre autre pour faciliter la miniaturisation. Dans un deuxième temps, la « fonction Y » a été étendue en régime de saturation afin d'extraire la vitesse de saturation qui est un indicateur de performance obtenu dans les mêmes conditions que le courant ION. En outre, la problématique liée à l'extraction de la charge d'inversion sur des transistors courts et à forte tension de drain VD a été résolue grâce à des mesures à hautes fréquences réalisées sur une structure deux ports. Ceci a rendu possible l'obtention de la mobilité effective, de la vitesse moyenne et de la vitesse limitante sur des transistors déca-nanométriques. / The MOS gate length is continuously downscaling because of the need of higher performance and cost-effectiveness. In addition to the fabrication process, the device architecture is being more and more complex and parameters extraction need to be adapted. First in this thesis, the effects of high pressure final anneal with hydrogen (HPH2) or deuterium (HPD2) on MOSFET properties is investigated. The transport performances and reliability degradation comparison allow to consider HPD2 as a good compromise. The effect of a silicon-germanium (SiGe) channel is also studied. It is demonstrated that SiGe channel decreases defects located in the high-κ gate stack. The presence of these defects is confirmed by the study of the negative effects of a high-k as a gate oxide. Secondly, the “Y function” method is extended to the saturation regime to reliably extract saturation velocity, obtained in the same conditions as ION current. The problematic due to inversion charge estimation in short devices is solved using high frequency measurements with a two ports structure. Then, effective mobility, average velocity and limiting velocity are obtained in ultra-scaled devices.

Building functional thin-film-transistor (TFT) circuits is crucial for applications such as wearable, implantable and transparent electronics. Therefore, developing a compact model of an emerging semiconductor material for accurate circuit simulation is the most fundamental requirement for circuit design. Further, unique analogue building blocks are needed due to the specific properties and non-idealities of TFTs. This dissertation reviews the major developments in thin-film transistor (TFT) modelling for the computer-aided design (CAD) and simulation of circuits and systems. Following the progress in recent years on oxide TFTs, we have successfully developed a Verilog-AMS model called the CAMCAS model, which supports computer-aided circuit simulation of oxide-TFTs, with the potential to be extended to other types of TFT technology families. For analogue applications, an accurate small signal model for thin film transistors (TFTs) is presented taking into account non-idealities such as contact resistance, parasitic capacitance, and threshold voltage shift to exhibit higher accuracy in comparison with the adapted CMOS model. The model is used to extract the zeros and poles of the frequency response in analogue circuits. In particular, we consider the importance of device-circuit interactions (DCI) when designing thin film transistor circuits and systems and subsequently examine temperature- and process-induced variations and propose a way to evaluate the maximum achievable intrinsic performance of the TFT. This is aimed at determining when DCI becomes crucial for a specific application. Compensation methods are reviewed to show examples of how DCI is considered in the design of AMOLED displays. Based on these design considerations, analogue building blocks including voltage and current references and differential amplifier stages have been designed to expand the analogue library specifically for TFT circuit design. The $V_T$ shift problem has been compensated based on unique circuit structures. For a future generation of application, where ultra low power consumption is a critical requirement, we investigate the TFT’s subthreshold operation through examining several figures of merit including intrinsic gain ($A_i$), transconductance efficiency ($g_m/I_{DS}$) and cut-off frequency ($f_T$). Here, we consider design sensitivity for biasing circuitry and the impact of device variations on low power circuit behaviour.

Depuis plusieurs générations technologiques, la réduction des dimensions des transistors à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) n'est plus suffisante pour augmenter à elle seule les performances des circuits intégrés. Pour les circuits logiques à partir du nœud 28 nm, l'architecture planaire sur silicium massif a été abandonnée au profit de structures à canaux entièrement désertés (Fully Depleted). Malgré l'avantage apporté par la fabrication de ces transistors (FinFET ou Fully Depleted Silicon On Insulator FDSOI planaire), l'introduction et l'optimisation des contraintes mécaniques dans le canal restent indispensables. Ce travail de recherche présente l'intégration de divers procédés de fabrication permettant de contraindre les MOSFET planaires sur SOI. L'efficacité des couches de nitrure (CESL) contraints, de l'épitaxie des source/drain en SiGe, des substrats de silicium contraints sur isolant (sSOI) ainsi que l'effet de l'orientation du canal a été mesurée pour des longueurs de grille jusque 14 nm. L'intégration de MOSFET à grille damascène (gate-last) a également été développée sur SOI. En particulier, l'intérêt de ce type de grille pour ajuster la tension de seuil et pour optimiser les contraintes a été étudié. Finalement des perspectives sont présentées pour le nœud 10 nm. Des simulations mécaniques ont permis de valider une structure innovante permettant un transfert de contraintes depuis une couche de SiGe enterrée vers le canal. Par ailleurs, une intégration basée sur un procédé d'espaceurs sacrificiels (SIT) est présentée. Celle-ci permet de fabriquer des transistors à forte densité sur SOI. / Since several technological nodes, the scaling of Metal-Oxide-Semiconductor field effect transistors (MOSFET) alone is not sufficient to increase performances of integrated circuits. For numerical circuits beyond the 28 nm node, the planar architecture on bulk silicon has been discarded in favor of structures with fully depleted channels. Despite the advantage of such transistors (FinFET or planar Fully Depleted Silicon On Insulator FDSOI), the use and the optimization of mechanical stress in the channel remains mandatory. This study presents the integration of various fabrication processes allowing to stress planar MOSFET on SOI. The efficiency of stressed nitride layers (CESL), of SiGe epitaxially raised source/drain (RSD) regions, of strained silicon on insulator (sSOI) substrates as well as the effect of the channel orientation has been measured for gate lengths down to 14 nm. The integration of replacement metal gate (gate-last) has been developed on SOI. Particularly, the interest of this kind of gate for threshold voltage adjustment and for stress optimization has been studied. Finally, perspectives for the 10 nm node are presented. Mechanical simulations enabled to validate an innovative structure which transfers stress from a buried SiGe layer to the channel. Moreover, an integration based on sacrificial spacers (SIT) is presented. It enables to fabricate high density transistors on SOI.

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