Denna rapport omfattar ett 15 poängs (22,5 högskolepoäng) examensarbete vid Karlstads universitet. Arbetet har utförts på plats hos BAE Systems Bofors i Karlskoga. Företaget ville kunna styra en radiostyrd leksaksstridsvagn med en laserpekare. En kamera ansluten till en digital signalprocessor (DSP) skulle kunna detektera var en laserpunkt befinner sig och styra stridsvagnen mot den. Ett styrgränssnitt mellan DSP:n och leksaksstridsvagnen konstruerades och byggdes med hjälp av en programmerbar logisk krets. Leksaksstridsvagnens interna signalsystem analyserades. En manchesterkodad signal i form av ett 32-bitars seriellt kodord hittades, vilket ursprungligen kom från radiostyrningen. Ett styrgränssnitt konstruerades kring en CPLD (Complex Programmable Logic Device) vilken programmerades med VHDL (Very high speed integrated Hardware Description Language) som återskapar den Manchesterkodade styrsignalen. Gränssnittet ansluter till DSP:n som kontrollerar stridsvagnens styrning och övriga funktioner till fullo. Kommunikationen mellan styrgränssnittet och DSP:n sker via ett parallellgränssnitt som är 16-bitar brett. 13 bitar är datasignaler och övriga tre är ”styrbitar” som konfigurerar gränssnittet. En applikation integrerades i projektet för att demonstrera styrgränssnittets funktion. DSP:n tolkar var en laserpunkt befinner sig inom ett kameraområde och skickar motsvarande styrsignaler till leksaksstridsvagnen. / This report consists of a 15 points (22.5 ECTS) Exam Degree project at Karlstad University. The work was done on location at BAE Systems Bofors AB in Karlskoga. The company wanted to control a radio controlled toy tank from a digital signal processor (DSP). A camera connected to the DSP locates the laser point and steers the toy tank towards it. An interface using a programmable logic device was constructed that connects the DSP to the toy tank. The internal signals in the toy tank was analyzed and a Manchester coded signal in form of a 32-bit serial code word was detected. The code word originated from the radio controller. The control interface was built around a CPLD (Complex Programmable Logic Device) which was programmed in VHDL (Very high speed integrated Hardware Description Language). The control interface recreates the signal controlling the toy tank. The interface connects the toy tank to the DSP which controls the toy tank and it’s functions to the full extent. Communication between the interface and the DSP is done via a 16 bit parallel connection. 13 of the bits are data bits and the remaining 3 are control bits that are used to set up the interface. An application was integrated in the project where the DSP is detecting a laser point. Corresponding signals to the laser points position where sent to the control interface to demonstrate the function of the interface.

Detta examensarbetet har utförs vid Calmon Stegmotorteknik AB (CST) för att utveckla FPGA delen av derasutvecklingsplattform. Denna rapport avser att ge tankar och teori om utvecklingsmetodiken av detta arbetet. CST:s utvecklingsplattform ska användas för videobehandling, motorstyrningar samt mät och instrumentapplikationer. Dock berör detta arbetet endast de funktioner som behövs för att kunna använda utvecklingskortet för motorstyrningar. Detta innefattar implementationer av PWM, mikrostegningstyrning samt motorstyrning med hjälp av fullsteg och halvsteg. / This Bachelor thesis have been done for Calmon Stegmotorteknik AB (CST) to develop the FPGA part of their developmentplatform. This thesis is created to give thoughts and theory about the development methodology used in this project. CST:s development platform will be used for video processing, motor controls and also measurement and instrument applications.This thesis however concerns only the functions that is needed for using motor controls on the development board. Which includes implementation of PWM, microstepping control and also motor control with help of fullstep and halfstep.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal.

A busca por padrões em imagens é um problema clássico em visão computacional e consiste em detectar a presença de uma dada máscara em uma imagem digital. Tal tarefa pode se tornar consideravelmente mais complexa com a invariância aos aspectos da imagem tais como rotação, escala, translação, brilho e contraste (RSTBC - rotation, scale, translation, brightness and contrast). Um algoritmo de busca de máscara foi recentemente proposto. Este algoritmo, chamado de Ciratefi, é invariante aos aspectos RSTBC e mostrou-se bastante robusto. Entretanto, a execução deste algoritmo em um computador convencional requer diversos segundos. Além disso, sua implementação na forma mais geral em hardware é difícil pois há muitos parâmetros ajustáveis. Este trabalho propõe o projeto de um software que gera automaticamente módulos compiláveis em Hardware Description Logic (VHDL) que implementam o filtro circular do algoritmo Ciratefi em dispositivos Field Programmable Gate Array (FPGA). A solução proposta acelera o tempo de processamento de 7s (em um PC de 3GHz) para 1,367ms (em um dispositivo Stratix III da Altera). Esta performance excelente (mais do que o necessário em sistemas em tempo-real) pode levar a sistemas de visão computacional de alta performance e de baixo custo. / Template matching is a classical problem in computer vision. It consists in detecting the presence of a given template in a digital image. This task becomes considerably more complex with the invariance to rotation, scale, translation, brightness and contrast (RSTBC). A novel RSTBC-invariant robust template matching algorithm named Ciratefi was recently proposed. However, its execution in a conventional computer takes several seconds. Moreover, the implementation of its general version in hardware is difficult, because there are many adjustable parameters. This work proposes a software that automatically generates compilable Hardware Description Logic (VHDL) modules that implement the circular filter of the Ciratefi template matching algorithm in Field Programmable Gate Array (FPGA) devices. The proposed solution accelerates the time to process a frame from 7s (in a 3GHz PC) to 1.367ms (in Altera Stratix III device). This excellent performance (more than the required for a real-time system) may lead to cost-effective high-performance coprocessing computer vision systems.

A growing search for alternative architectures and softwares have been noted in the last years. This search happens due to the advance of hardware technology and such advances must be complemented by innovations on design methodologies, test and verification techniques in order to use technology effectively. Alternative architectures and softwares, in general, explores the parallelism of applications, differently to Von Neumann model. Among high performance alternative architectures, there is the Dataflow Architecture. In this kind of architecture, the process of program execution is determined by data availability, thus the parallelism is intrinsic in these systems. The dataflow architectures become again a highlighted search area due to hardware advances, in particular, the advances of Reconfigurable Computing and Field Programmable Gate Arrays (FPGAs). ChipCflow projet is a tool for execution of algorithms using dynamic dataflow graph in FPGA. In this thesis, the development of a code conversion tool to generate aplications in a static dataflow architecture, is described. Also the ChipCflow project where the code conversion tool is part, is presented. The specification of algorithm to be converted is made in C language and converted to a hadware description language, respecting the proposed by ChipCflow project. The results are the proof of concept of converting a high-level language code for dataflow architecture to be used into a FPGA. / Existe uma crescente busca por softwares e arquiteturas alternativas. Essa busca acontece pois houveram avanços na tecnologia do hardware, e estes avanços devem ser complementados por inovações nas metodologias de projetos, testes e verificação para que haja um uso eficaz da tecnologia. Os software e arquiteturas alternativas, geralmente são modelos que exploram o paralelismo das aplicações, ao contrário do modelo de Von Neumann. Dentre as arquiteturas alternativas de alto desempenho, tem-se a arquitetura a fluxo de dados. Nesse tipo de arquitetura, o processo de execução de programas é determinado pela disponibilidade dos dados, logo o paralelismo está embutido na própria natureza do sistema. O modelo a fluxo de dados possui a vantagem de expressar o paralelismo de maneira intrínseca, eliminando a necessidade do programador explicitar em seu código os trechos onde deve haver paralelismo. As arquiteturas a fluxo de dados voltaram a ser uma área de pesquisa devido aos avanços do hardware, em particular, os avanços da Computação Reconfigurável e dos Field Programmable Gate Arrays (FPGAs).Nesta tese é descrita uma ferramenta de conversão de código que visa a geração de aplicações utilizando uma arquitetura a fluxo de dados estática. Também é descrito o projeto ChipCflow, cuja ferramenta de conversão de código, descrita nesta tese, é parte integrante. A especificação do algoritmo a ser convertido é feita em linguagem C e convertida para uma linguagem de descrição de hardware, respeitando o modelo proposto pelo ChipCflow. Os resultados alcançados visam a prova de conceito da conversão de código de uma linguagem de alto nível para uma arquitetura a fluxo de dados a ser configurada em FPGA.

Este trabalho desenvolve a simulação do controle de velocidade de motor de indução com a técnica de controle direto de torque (Direct Torque Control - DTC), sendo executada em um dispositivo lógico programável tipo FPGA (Field Programable Gate Array). A simulação é realizada usando-se dois programas: O MATLAB/Simulink e o ModelSim, sendo que estes dois programas trabalham em modo de co-simulação provida pelo toolbox Link-for-ModelSim do Simulink. Enquanto a dinâmica do motor e do inversor é executada no MATLAB, o algoritmo de controle da estratégia DTC é executada no ModelSim. O algoritmo de acionamento DTC é escrito em linguagem de descrição de hardware VHDL (Very High Speed Integrated Circuit Hardware Description Language - VHSIC HDL) e utiliza a aritmética de ponto flutuante. Os resultados das simulações são apresentados e analisados no final deste trabalho. / This work presents a simulation of induction motor speed control using the technique of direct torque control (DTC), performed in a reprogrammable device type FPGA. The simulation is performed using two programs: MATLAB/Simulink and ModelSim, where these two programs work in a co-simulation mode, provide by Link for ModelSim toolbox from Simulink. While the motor and inverter dynamics is performed in MATLAB, the control algorithm of DTC technique runs in the ModelSim program. The algorithm of DTC drive is written in hardware description language (VHDL) and use the float point arithmetic. The simulation results are presented and analyzed in the end of this work.

<p>Denna rapport omfattar ett 15 poängs (22,5 högskolepoäng) examensarbete vid Karlstads universitet. Arbetet har utförts på plats hos BAE Systems Bofors i Karlskoga. Företaget ville kunna styra en radiostyrd leksaksstridsvagn med en laserpekare. En kamera ansluten till en digital signalprocessor (DSP) skulle kunna detektera var en laserpunkt befinner sig och styra stridsvagnen mot den.</p><p>Ett styrgränssnitt mellan DSP:n och leksaksstridsvagnen konstruerades och byggdes med hjälp av en programmerbar logisk krets. Leksaksstridsvagnens interna signalsystem analyserades. En manchesterkodad signal i form av ett 32-bitars seriellt kodord hittades, vilket ursprungligen kom från radiostyrningen. Ett styrgränssnitt konstruerades kring en CPLD (Complex Programmable Logic Device) vilken programmerades med VHDL (Very high speed integrated Hardware Description Language) som återskapar den Manchesterkodade styrsignalen.</p><p>Gränssnittet ansluter till DSP:n som kontrollerar stridsvagnens styrning och övriga funktioner till fullo. Kommunikationen mellan styrgränssnittet och DSP:n sker via ett parallellgränssnitt som är 16-bitar brett. 13 bitar är datasignaler och övriga tre är ”styrbitar” som konfigurerar gränssnittet. En applikation integrerades i projektet för att demonstrera styrgränssnittets funktion. DSP:n tolkar var en laserpunkt befinner sig inom ett kameraområde och skickar motsvarande styrsignaler till leksaksstridsvagnen.</p> / <p>This report consists of a 15 points (22.5 ECTS) Exam Degree project at Karlstad University. The work was done on location at BAE Systems Bofors AB in Karlskoga. The company wanted to control a radio controlled toy tank from a digital signal processor (DSP). A camera connected to the DSP locates the laser point and steers the toy tank towards it.</p><p>An interface using a programmable logic device was constructed that connects the DSP to the toy tank. The internal signals in the toy tank was analyzed and a Manchester coded signal in form of a 32-bit serial code word was detected. The code word originated from the radio controller. The control interface was built around a CPLD (Complex Programmable Logic Device) which was programmed in VHDL (Very high speed integrated Hardware Description Language). The control interface recreates the signal controlling the toy tank.</p><p>The interface connects the toy tank to the DSP which controls the toy tank and it’s functions to the full extent. Communication between the interface and the DSP is done via a 16 bit parallel connection. 13 of the bits are data bits and the remaining 3 are control bits that are used to set up the interface. An application was integrated in the project where the DSP is detecting a laser point. Corresponding signals to the laser points position where sent to the control interface to demonstrate the function of the interface.</p>

Mikroelektronikos technologinėms galimybėms stipriai lenkiant projektavimo galimybes, projektavimo etapas reikalauja naujų metodų. Vienas iš problemos sprendimų būdų yra atkartojimo technologija. Pirmoje dalyje yra analizuojama literatūra. Apžvelgiamas atkartojimo technologijos objektas. Remiantis literatūra, pateikiamas platus ir siauras atkartojimo technologijos apibrėžimas. Pateikiami komponento apibrėžimai, komponento pakartotinio panaudojimo sąvokos ir metodai. Taip pat apžvelgiami mikroprocesoriai, mikroprocesorių architektūros. Antroje dalyje išanalizuojamas pateiktas mikroprocesorius, jo komponentai. Pasirenkama procesorinių komponentų bendrinimo kryptis. Taip pat analizuojamas procesoriaus instrukcijų rinkinys, bei galimybė bendrinti instrukcijų dekodavimo ir valdymo įrenginius. Trečioje dalyje, suformuluotiems uždaviniams pateikiami tyrimo rezultatai. Pateikiami procesoriaus komponentų bendrinimo bei sintezės rezultatai. Taip pat įvertinami instrukcijų dekodavimo ir valdymo įrenginių bendrinimo bei sintezės rezultatai. Ketvirtoje dalyje pateikiamos išvados bei rekomendacijos. / The design process requires new methods, because technological abilities of microelectronics overtake design possibilities. One way of the solution is a reuse technology. In the first chapter the analysis of literature has been made. Also the reuse technology object has been reviewed. According to literature the wide and narrow definitions of reuse technology are presented. Definitions of component, methods and concepts of generic components have been delivered. Overlook through the microprocessors and their architectures have been made. In the second chapter a microprocessor and its components are analysed. The directions of generalisation for microprocessor components are proposed. Also analysis of instruction set, instruction decoder and control units generalisation possibility is discussed. The third chapter provides generalisation results for formulated tasks. Results of generalisation and synthesis of processor components are presented. Also results of instruction decoder, control units generalisation and synthesis are delivered. Conclusions and recommendations are formulated in the fourth part.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal

Made available in DSpace on 2016-12-12T20:22:51Z (GMT). No. of bitstreams: 1 MARCELA LEITE.pdf: 8156863 bytes, checksum: 678c8b87d0e5cb9954f9b90176517400 (MD5) Previous issue date: 2014-03-21 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / This work proposes a design approach for FPGA-based embedded system. Such an approach integrates concepts and techniques from Model Driven Engineering and Aspect Oriented Software Development approaches, in order to systematize and automate the design process. AOSD concepts are used to handle non-functional requirements in FPGA-based embedded system development, in conjunction with a set of metrics to control the project constraints. A subset of relevant non-functional requirements for FPGA-based embedded system, as well as a set of metrics to evaluate these requirements, have been identified through a survey of literature. This subset of non-functional requirements composes an aspect-oriented framework for the FPGA platform, including aspects and their implementation in VHDL. In this sense, new aspects have been included in the Distributed Real-time Aspects Framework (DERAF). Moreover, to support the proposed approach, a code generation tool was enhanced to enable the generation of VHDL descriptions from UML models. A set of mapping rules have been defined to perform this UML-to- VHDL transformation. In order to validate the proposed approach, three case studies have been performed. The obtained results demonstrate the feasibility of combining AOSD and MDE in order to handle non-functional requirements in the design of systems through hardware description languages, such as VHDL. In addition, the modularization achieved by using AOSD affects positively the final embedded system, improving the overall system performance, as well as it contributes to the fulfillment of system requirements, time-to-market, reusability and manutenability of design artifacts, such as models and component descriptions. / Este trabalho apresenta uma abordagem de desenvolvimento de sistemas embarcados implementados em FPGA, que agrega técnicas de MDE e AOSD com o objetivo de sistematizar e automatizar o processo de desenvolvimento. Propõe-se o tratamento e gerenciamento dos requisitos não funcionais para sistemas embarcados desenvolvidos na plataforma FPGA, com o uso do paradigma orientado a aspectos e de métricas que possibilitem o controle no cumprimento das restrições do projeto. Para tanto, a geração do código VHDL a partir do modelo especificado na UML foi implementada neste trabalho. Para essa transformação, um conjunto de regras de mapeamento dos elementos da UML para VHDL foi criado. A partir da análise da literatura foi detalhado um conjunto de requisitos não funcionais para projetos implementados em FPGA, que constituem o framework de aspectos para essa plataforma. Novos aspectos foram incluídos no DERAF e implementadas regras de mapeamento para esses. Foram desenvolvidos três estudos de caso utilizando a abordagem e o conjunto de regras de mapeamento criado, nos quais foram implementados três aspectos que tratam requisitos não funcionais dessas aplicações. Com as regras de mapeamento implementadas, foi possível a geração completa do código VHDL, funcional e sintetizável. O uso das métricas identificadas permitiu uma avaliação mais precisa da eficácia da utilização da abordagem proposta. Os resultados encontrados, mostram que a utilização da orientação a aspectos para o tratamento de requisitos não funcionais na descrição de hardware em VHDL, melhora o desempenho do sistema, tem alto impacto sobre o sistema final e contribui para o atendimento de requisitos de projeto como time-to-market, reusabilidade e manutenabilidade