Être connecté en haut débit au WEB à bord des avions est un marché à fort potentiel commercial qui a motivé le lancement d'un projet nommé FAST (Fiber-like Aircraft SaTellite communications). Dans le cadre de ce projet, la société Axess Europe, en partenariat avec sept partenaires dont le LAAS-CNRS a développé une antenne plane à matrice d'éléments rayonnants dont l'orientation du faisceau est gérée électroniquement. Cette antenne permet la communication avion-satellite. Cette thèse traite de la partie synthèse de fréquence de l'électronique d'émission-réception de l'antenne. Afin de pouvoir s'adapter à n'importe plan de fréquence de satellite, mais aussi la volonté de pouvoir compenser l'effet Doppler dans une certaine mesure, ces travaux se sont tournés vers l'amélioration de la résolution d'une boucle à verrouillage de phase (PLL), et plus particulièrement sur l'étude et la réalisation d'un diviseur de fréquence fractionnaire capable de satisfaire ces exigences. Dans une PLL, la division fractionnaire permet d'augmenter la résolution fréquentielle sans devoir diminuer la fréquence de référence, ce qui permet de conserver la dynamique de boucle, la bande passante ainsi que les caractéristiques en bruit de phase. Cependant, elle génère des raies parasites gênantes, que l'on peut toutefois atténuer avec plusieurs techniques bien connues. Parmi ces techniques, on trouve le DDS (synthétiseur numérique direct) utilisé comme diviseur fractionnaire, mais il ne permet d'atteindre la résolution fréquentielle souhaitée que pour une taille trop importante. Nous avons donc développé une variante basée sur un DDS qui permet d'en conserver les avantages pour la réduction des raies parasites, tout en augmentant la résolution fréquentielle sans devoir en augmenter la taille. Une étude exhaustive de cette structure originale est proposée.

Cette thèse aborde le problème de génération d'horloge globale dans les SoCs complexes dans le contexte des technologies CMOS profondément submicroniques. Actuellement, afin de contourner les difficultés liées aux techniques classiques de distribution d'horloge (p.ex. arbre, grille) dans les systèmes synchrones, les concepteurs qui désirent de se rendre sur le paradigme Synchronisation Globale se tournent vers les techniques de synchronisation rompant avec les approches classiques (par exemple oscillateurs distribués, les ondes stationnaires , oscillateurs couplés, les retards programmables). Cette étude s'inscrit dans ce courant. Dans ce travail, nous avons étudié et mis au point un système de génération d'horloge sur puce destiné à un SoC synchrone de haute fiabilité. Cette architecture est basée sur un réseau d'oscillateurs couplés en phase et en fréquence à l'aide d'un réseaux de boucles à verrouillage de phase tout numériques (ADPLLs). Pendant cette recherche nous avons mis au point les spécifications et choisi une architecture de réseau. Un modèle théorique du système a été mis en place en collaboration avec CEA-LETI et Supélec dans le cadre du projet ANR HODISS. Nous avons analysé le comportement du système dans les simulations sur différents niveaux d'abstraction, en enquêtant des conditions de stabilité de son fonctionnement synchrone. L'ADPLL a été proposé comme un nœud élémentaire du réseau de synchronisation distribuée. L'utilisation d'ADPLL permet de contourner les difficultés d'implémentation, qui sont généralement associées à PLL analogique. Nous avons conçu les blocs principaux de l'ADPLL: un oscillateur à commande numérique (Digitally-Controlled Oscillator, DCO), un détecteur de phase/fréquence (PFD) et un bloc de traitement d'erreur. Une technique de conception basée sur les cellules a été adapté pour le développement d'oscillateur. Cette technique réduit considérablement la complexité de l'implémentation de l'oscillateur. Les autres blocs ont été conçus en utilisant un flot de conception numérique commun. Afin de réduire les risques associés à l'implémentation de silicium, le système a été validé dans une plate-forme de prototypage FPGA. Les résultats des mesures ont montré que la synchronisation de réseau se comporte comme prédit par la théorie et ainsi que les simulations. Deux circuits de prototypage ont été conçus, mis en œuvre et testés dans une technologie CMOS 65 nm de STMicroelectronics. La première puce est une preuve de concept d'un DCO conçu très linéaire et monotone. Les paramètres mesurés de l'oscillateur sont conformes aux spécifications. La performance mesurée a démontré une gigue de moins de 15 ps rms, en consommant 6.2 mW/GHz @ 1.1 V. La plage de réglage de l'oscillateur est 999-2480 MHz avec une résolution de 10 bits. La deuxième puce est un réseau d'horloge avec 4x4 nœuds qui se compose de 16 ADPLLs distribués. Chacun d'entre eux utilise les blocs conçu précédemment: DCO, PFD et bloc de traitement d'erreur. Les expérimentes ont montré que la technique proposée de génération d'horloge distribuée est réalisable sur une puce réelle CMOS. La performance mesurée démontre l'erreur de synchronisation entre les oscillateurs voisins moins de 60 ps, alors que la consommation d'énergie est 98.47 mW/GHz.

Les transmissions numériques par satellite sont largement utilisées dans plusieurs domaines allant des applications commerciales en orbites terrestres aux missions d'exploration scientifiques en espace lointain (Deep Space). Ces systèmes de transmission fonctionnent sur des très grandes distances et ils disposent des ressources énergétiques très limitées. Cela se traduit par un très faible rapport signal à bruit au niveau de la station de réception terrestre. Une possibilité d'établir une liaison fiable dans ces conditions très défavorables, réside dans l'utilisation de codes correcteurs d'erreurs puissants tels que les Turbo codes et le LDPC. Cependant, les gains de codage sont conditionnés par le bon fonctionnement des étages de la démodulation cohérente en amont, notamment l'étage de synchronisation. L'opération de synchronisation consiste à estimer et compenser le décalage en phase et en fréquence entre le signal reçu et l'oscillateur local du récepteur. Ces décalages sont généralement provoqués par des imperfections matérielles et le phénomène d'effet Doppler. A très faible rapport signal à bruit, les systèmes de synchronisation actuels se trouvent limités et incapables d'assurer les performances requises. Notre objectif est de fiabiliser l'étage de synchronisation du récepteur dans des conditions très difficiles de faible rapport signal sur bruit, d'effet Doppler conséquent avec prise en compte d'un phénomène d'accélération (Doppler rate) et d'une transmission sans pilote. Cette thèse CIFRE traite du problème de la synchronisation porteuse pour la voie descendante d'une transmission Deep Space. Après la réalisation d'une étude de l'état de l'art des techniques de synchronisation, nous avons retenu les boucles à verrouillage de phase (PLL: Phase Locked Loop). Dans un contexte industriel, les PLL offrent le meilleur compromis entre complexité d'implémentation et performances. Plusieurs détecteurs de phase basés le critère du maximum de vraisemblance ont été considérés et modélisés par leurs courbes caractéristiques. En se basant sur les modèles équivalents, nous avons développé une nouvelle étude de la phase d'acquisition non-linéaire d'une PLL du deuxième ordre avec un détecteur de phase semi-sinusoïdal. La deuxième partie de la thèse a été consacrée à l'étude des techniques de combinaison d'antennes. Ces méthodes visent à exploiter la diversité spatiale et améliorer le bilan de liaison de la chaîne de transmission tout en offrant une flexibilité de conception ainsi qu'une réduction considérable du coût d'installation. A l'issue de cette partie, nous avons proposé un nouveau schéma de combinaison d'antenne qui améliore le seuil de fonctionnement des systèmes existants. / In deep space communication systems, the long distance between the spacecraft and the ground station along with the limited capacity of the on-board power generator result a very low signal to noise ratio (SNR). However, such transmission still possible by using near Shannon limit error correction codes (Turbo code and LDPC code). Nevertheless, to take advantage of this coding gain, the coherent demodulation is mandatory, and the carrier phase synchronization must be reliable at more restrictive SNR. At very low SNR, current synchronization systems are limited and unable to provide the required performances. Our goal is to improve the reliability of the receiver synchronization stage under very difficult conditions of a very low SNR, a variable Doppler effect (Doppler rate) and a blind transmission. This thesis deals with the problem of carrier phase synchronization for the downlink of a Deep Space transmission. After the study of the existing solutions, we selected the phase locked loop (Phase Locked Loop: PLL). In an industrial context, PLL offers the best trade-off between complexity and performance. Several phase detectors based on the maximum likelihood criterion were considered and characterized by their S-curves. Based on the equivalent models, we have developed a new study of the non-linear acquisition phase of a second-order PLL with a semi-sinusoidal phase error detector. The second part of the thesis was dedicated to the antennas combining techniques. These methods aim to improve the link budget of the transmission and offer more flexibility. At the end of this part, we proposed a new antennas combining scheme that improves the operating threshold of existing systems.

La thèse a pour but de développer des algorithmes robustes de poursuite de phase multifréquence en environnement dégradé. L’objectif est d’élaborer de nouvelles structures pouvant opérer à des niveaux de rapport signal à bruit inférieurs aux limites des algorithmes actuellement implémentés dans des récepteurs grand public. Les problèmes de robustesse des algorithmes d’estimation de phase étant en grande partie causés par le phénomène de sauts de cycle, les différents axes de recherche se sont focalisés sur des nouvelles approches de développement de phase au sein des structures de poursuite. Pour ce faire, deux approches ont été étudiées et testées. Dans un premier temps, deux structures de poursuite monofréquence basées sur une DPLL conventionnelle ont été développées. Ces structures disposent d’un système externe de développement de phase visant à prédire et pré-compenser la sortie du discriminateur grâce à l’analyse des sorties du discriminateur ou des sorties du filtre de boucle. La réduction de la dynamique à estimer va alors permettre de réduire l’apparition des sauts de cycle se produisant au niveau du discriminateur. Par la suite, ce système de développement de phase a été adapté à la poursuite de phase multifréquence. Grâce à l’exploitation de la diversité en fréquence offerte par les signaux de navigation (i.e., de la proportionnalité des fréquences Doppler), il a été possible de mettre en place une étape de fusion de données qui a permis d’améliorer la précision de la prédiction de la sortie du discriminateur et donc d’améliorer la robustesse de la structure. Dans un second temps, les travaux de recherche se son taxés sur une nouvelle approche de poursuite de phase et de correction du phénomène de sauts de cycle basée sur une technique de filtrage Bayésien variationnel. Toujours en exploitant la diversité en fréquence des signaux de navigation, cette méthode suppose un modèle de dynamique de phase Markovien qui va imposer une certaine continuité de l’estimation et va permettre de fournir une estimation de phase développée. / This thesis aims at introducing multifrequency phase tracking algorithms operating in low C/N0environment. The objective is to develop new structures whose tracking limits are lower than thatof current algorithms used in mass market receivers. Phase tracking suffers from a lack of robustnessdue to the cycle slip phenomenon. Works have thus been focused on elaborating new phaseunwrapping systems. To do so, two different tracking approaches were studied. First, we have developed new monofrequency tracking loops based on a conventional DPLL. These structures aimat predicting the discriminator output by analyzing, thanks to a polynomial model, the last outputsamples of either the discriminator or the loop filter. Once the discriminator output is predicted,the estimated value is pre-compensated so that the phase dynamics to be tracked is reduced aswell as the cycle slip rate. Then, the unwrapping structure analyzing the loop filter outputs hasbeen extended to multifrequency signals. Using a data fusion step, the new multifrequency structuretakes advantage of the frequency diversity of a GNSS signal (i.e., proportionality of Dopplerfrequencies) to improve the tracking performances. Secondly, studies have been focused on developing a new multifrequency tracking algorithm using variational Bayesian filtering technique.This tracking method, which also uses the GNSS frequency diversity, assumes a Markovian phasedynamics that enforces the smoothness of the phase estimation and unwraps it.

Le cycle de division cellulaire et l'horloge circadienne sont deux processus fondamentaux de la régulation cellulaire qui génèrent une expression rythmique des gènes et des protéines. Dans les cellules mammifères, les mécanismes qui sous-tendent les interactions entre le cycle cellulaire et l'horloge restent très mal connus. Dans cette thèse, nous étudions ces deux oscillateurs biologiques, à la fois individuellement et en tant que système couplé, pour comprendre et reproduire leurs principales propriétés dynamiques, détecter les composants essentiels du cycle cellulaire et de l'horloge, et identifier les mécanismes de couplage. Chaque oscillateur biologique est modélisé par un système d'équations différentielles ordinaires non linéaires et ses paramètres sont calibrés par rapport à des données expérimentales: le modèle du cycle cellulaire se base sur les modifications post-traductionnelles du complexe Cdk1-CycB et mène à un oscillateur de relaxation dont la dynamique et la période sont contrôlés par les facteurs de croissance; le modèle de l'horloge circadienne reproduit l'oscillation antiphasique BMAL1/PER:CRY et l'adaptation de la durée des états d'activation et répression par rapport à deux signaux d’entrée hormonaux déphasés. Pour analyser les interactions entre les deux oscillateurs nous étudions la synchronisation des deux rythmes pour des régimes de couplage uni- ou bi-directionnels. Les simulations numériques reproduisent les ratios entre les périodes de l'horloge et du cycle cellulaire, tels que 1:1, 3:2 et 5:4. Notre étude suggère des mécanismes pour le ralentissement du cycle cellulaire avec des implications pour la conception de nouvelles chronothérapies. / The cell division cycle and the circadian clock are two fundamental processes of cellular control that generate cyclic patterns of gene activation and protein expression, which tend to be synchronous in healthy cells. In mammalian cells, the mechanisms that govern the interactions between cell cycle and clock are still not well identified. In this thesis we analyze these two biological oscillators, both separately and as a coupled system, to understand and reproduce their main dynamical properties, uncover essential cell cycle and clock components, and identify coupling mechanisms. Each biological oscillator is first modeled by a system of non-linear ordinary differential equations and its parameters calibrated against experimental data: the cell cycle model is based on post-translational modifications of the mitosis promoting factor and results in a relaxation oscillator whose dynamics and period are controlled by growth factor; the circadian clock model is transcription-based, recovers antiphasic BMAL1/PER:CRY oscillation and relates clock phases to metabolic states. This model shows how the relative duration of activating and repressing molecular clock states is adjusted in response to two out-of-phase hormonal inputs. Finally, we explore the interactions between the two oscillators by investigating the control of synchronization under uni- or bi-directional coupling schemes. Simulations of experimental protocols replicate the oscillators’ period-lock response and recover observed clock to cell cycle period ratios such as 1:1, 3:2 and 5:4. Our analysis suggests mechanisms for slowing down the cell cycle with implications for the design of new chronotherapies.

Un microscope à force atomique (AFM) est utilisé pour caractériser des matériaux isolant ou semi-conducteur avec une résolution pouvant atteindre l'échelle atomique. Ce microscope est constitué d'un capteur de force couplé à une électronique de contrôle pour pouvoir correctement caractériser ces matériaux. Parmi les différents modes (statique et dynamique), nous nous focalisons essentiellement sur le mode dynamique et plus particulièrement sur le fonctionnement sans contact à modulation de fréquence (FM-AFM). Dans ce mode, le capteur de force est maintenu comme un oscillateur harmonique par le système d'asservissement. Le projet ANR Pnano2008 intitulé : ”Cantilevers en carbure de silicium à piézorésistivité métallique pour AFM dynamique à très haute fréquence" a pour objectif d'augmenter significativement les performances d'un FM-AFM en développant un nouveau capteur de force très haute fréquence. Le but est d'augmenter la sensibilité du capteur et de diminuer le temps nécessaire à l'obtention d'une image de la surface du matériau. Le système de contrôle associé doit être capable de détecter des variations de fréquence de 100mHz pour une fréquence de résonance de 50MHz. Etant donné que les systèmes présents dans l'état de l'art ne permettent pas d'atteindre ces performances, l'objectif de cette thèse fut de développer un nouveau système de contrôle. Celui-ci est entièrement numérique et il est implémenté sur une carte de prototypage basée sur un FPGA. Dans ce mémoire, nous présentons le fonctionnement global du système ainsi que ses caractéristiques principales. Elles portent sur la détection de l'écart de fréquence de résonance du capteur de force. / An atomic force microscope (AFM) is used to characterize insulating materials or semiconductors with a resolution up to the atomic length scale. The microscope includes a force sensor linked to a control electronic in order to properly characterize these materials. Among the various modes (static and dynamic), we focus mainly on the dynamic mode and especially on the frequency modulation mode (FM-AFM). In this mode, the force sensor is maintained as a harmonic oscillator by the servo system. The research project ANR Pnano2008 entitled: "metal piezoresistivity silicon carbide cantilever for very high frequency dynamic AFM" aims to significantly increase the performance of a FM-AFM by developing new very high frequency force sensors. The goal is to increase the sensitivity of the sensor and to decrease the time necessary to obtain topography images of the material. The control system of this new sensor must be able to detect frequency variations as small as 100mHz for cantilevers with resonance frequencies up to 50MHz. Since the state-of-the-art systems doe not present these performances, the objective of this thesis was to develop a new control system. It is fully digital and it is implemented on a FPGA based prototyping board. In this report, we present the system overall functioning and its main features which are related to the cantilever resonant frequency detection. This detection is managed by a phase locked loop (PLL) which is the key element of the system.

Les circuits de récupération d'horloge et de données sont nécessaires au bon fonctionnement de plusieurs systèmes de communication sans fil. Les travaux effectués dans le cadre de cette thèse concernent le développement de ces circuits avec d'une part la réalisation, en technologie HCMOS9 0,13 μm de STMICROELECTRONICS, de circuits CDR analogiques à 1 et 54 Mbit/s, et d'autre part, la mise en œuvre de fonctions CDR numériques programmables à bas débit. Un circuit CDR fonctionnant à plus bas débit (1 Mbit/s) a été conçu dans le cadre de la gestion d'énergie d'un récepteur ULB impulsionnel non cohérent. Ces deux structures ont été réalisées à l'aide de PLL analogiques du 3ème ordre. Un comparateur de phase adapté aux impulsions issues du détecteur d'énergie a été proposé dans cette étude. Les circuits ont ensuite été dimensionnés dans le but d'obtenir de très bonnes performances en termes de jitter et de consommation. En particulier, les performances mesurées (sous pointes) du circuit CDR à 1 Mbit/s permettent d'envisager une gestion d'énergie efficace (réduction de plus de 97% de la consommation du récepteur). Dans le cadre d'une chaîne de télémesure avion vers sol, deux circuits CDR numériques ont également été réalisés durant cette thèse. Une PLL numérique du second degré a été implémentée en vue de fournir des données et une horloge synchrone de celles-ci afin de piloter une chaîne SOQPSK entièrement numérique. Un circuit ELGS a également mis au point pour fonctionner au sein d'un récepteur PCM/FM. / Clock and data recovery circuits are required in many wireless communication systems. This thesis is about development of such circuits with: firstly, the realization, in HCMOS9 0.13 μm of STMICROELECTRONICS technology, of 1 and 54 Mb/s analog CDR circuits, and secondly, the implementation of programmable digital circuits at low rates. In the aim of an impulse UWB transceiver dealing with video transmission, a CDR circuit at 54 Mb/s rate has been realized to provide clock signal synchronously with narrow pulses (their duration is about a few nanoseconds) from the energy detector. Another CDR circuit has been built at 1 Mb/s rate in a non-coherent IR- UWB receiver power management context. Both circuits have been implemented as 3rd order analog PLL. In this work, a phase comparator suitable for “RZ low duty cycle” data from the energy detector has been proposed. Circuits have been sized to obtain very good performances in terms of jitter and power consumption. Particularly, measured performances of the 1 Mb/s CDR circuit allow to plan an efficient power management (a decrease of more than 97% of the receiver total power consumption). In the context of a telemetry system from aircraft to ground, two digital CDR circuits have also been implemented. A second order digital PLL has been adopted in order to provide synchronous clock and data to an SOQPSK digital transmitter. Also, a digital ELGS circuit has been proposed to work in a PCM/FM receiver. For both CDR structures, the input signal rate is programmable and varies globally from 1 to 30 Mb/s.

La spectroscopie électronique basée sur l'effet tunnel donne accès à la densité d'états des électrons (DoS) dans les matériaux conducteurs, et renseigne ainsi en détail sur leurs propriétés électroniques. <br />Au cours de cette thèse, nous avons développé un microscope permettant d'effectuer la spectroscopie tunnel résolue spatialement (10 nm) de nanocircuits individuels, avec une résolution en énergie inégalée (10 µeV). Cet appareil combine les fonctions de Microscopie par Force Atomique (mode AFM) et de spectroscopie Tunnel locale (mode STM), et fonctionne à 30 mK. Dans le mode AFM, la topographie de l'échantillon est imagée grâce à un diapason en quartz piézoélectrique, ce qui permet de repérer les circuits. La spectroscopie tunnel peut ensuite être faite sur les zones conductrices. <br />Avec ce microscope, nous avons mesuré la DoS locale dans une structure hybride Supraconducteur-métal Normal-Supraconducteur (S-N-S). Dans un tel circuit, les propriétés électroniques de N et de S sont modifiées par l'effet de proximité supraconducteur. Notamment, pour des fils N courts, nous avons pu observer -comme prédit- la présence d'un gap dans sa DoS, indépendant de la position dans la structure : le “minigap”. De plus, en modulant la phase supraconductrice entre les deux S, nous avons mesuré la modification de ce gap, et sa disparition lorsque la différence de phase vaut π. <br />Nos résultats expérimentaux pour la DoS, ainsi que ses dépendances en phase, en position, et en longueur de N sont en accord quantitatif avec les prédictions de la théorie quasiclassique de la supraconductivité. Certaines de ces prédictions sont observées pour la première fois.

L'objectif de ce travail est d'étudier les avantages de la technologie CMOS/SOI 0.13µm partiellement désertée, pour la conception des circuits d'interface des liens haut débit (10 et 40Gbit/s). Nous avons identifié une fonction critique: la récupération de l'horloge et des données (CDR). L'étude de cette fonction nous a conduit à une analyse approfondie de l'oscillateur commandé en tension (VCO). Neuf circuits VCO et oscillateurs 10GHz ont ainsi été conçus pour valider les choix technologiques offerts par le CMOS/SOI. Les performances mesurées démontrent l'intérêt du CMOS/SOI pour les applications à hautes fréquences. Pour les applications à 40Gbit/s, nous avons ensuite conçu, réalisé et testé un VCO multi-phases 4x10GHz. Les résultats expérimentaux montrent une amélioration significative de la figure de mérite lorsque l'on compare ce circuit en CMOS/SOI avec les résultats précédemment publiés.

Je rapporte dans ce manuscrit une étude théorique et expérimentale d’une source compacte, fiable et bas coût d’ondes électromagnétiques continues et cohérentes de 30 Hz de largeur de raie, accordables de 1 GHz à 500 GHz par pas de 1 GHz. Ces ondes sont générées par un photo-mélange de deux diodes lasers DFB (Distributed Feedback) très accordables autour de 1550 nm, stabilisées avec des polarisations orthogonales sur une même cavité Fabry-Perot optique fibrée. J’ai conçue des électroniques de correction très rapides pour chaque laser permettant d’avoir une bande passante d’asservissement de 7 MHz limitée par la longueur de la boucle. Je démontre des suppressions de bruit de phase jusqu’à -60 dBc/ Hz à 1 kHz et de -90 dBc/Hz à 100 kHz d’écart d’une porteuse électrique à 92 GHz. Je mesure aussi une dérive de fréquence de ~170 kHz d’un battement à 10 GHz à long terme sur 7,5 heures de verrouillage continu. Je montre une conception optimisée d’une boucle d’asservissement intégrée de quelques dizaines de cm de longueur qui réduit le bruit de phase de 18 dB à 1 MHz d’écart à la porteuse optique et des couplages phase-amplitude réduits dans la cavité d’un facteur 50 par rapport à ceux estimés expérimentalement. L’ajout d’un troisième laser DFB stabilisé en phase sur un oscillateur local permettrait d’avoir une source continûment accordable sur 1 THz. La source d’ondes continues permettrait également de générer à partir de fibres hautement non linéaires et dispersives des impulsions pico- ou femtosecondes à un taux de répétition fixe en remplacement les lasers DFB par des lasers plus stables. Je calcule par simulation une gigue temporelle de 7,2 fs sur un temps d’intégration de 1 ms à 40 GHz de taux de répétition. / I report in this manuscript a theoretical and experimental study of a compact, reliable and low cost source of 30 Hz linewidth, continuous and coherent electromagnetic waves tunable from 1 GHz to 500 GHz in steps of 1 GHz. These waves are generated by photomixing two distributed feedback (DFB) laser diodes at 1550 nm which are frequency stabilized with orthogonal polarizations on the same optical fibered Fabry-Perot cavity. I have designed very fast electronic control filters for each laser allowing a 7 MHz servo bandwidth limited by the loop length. I demonstrate phase noise suppressions down to -60 dBc/Hz at 1 kHz and -90 dBc/Hz at 100 kHz offset frequencies from a 92 GHz electrical carrier. I also measure a ~170 kHz frequency drift of the beat note at 10 GHz on the long term over a continuous 7.5 hour locking period. I show an optimized design of an integrated servo loop of few tens of cm length which reduces the phase noise by 18 dB at 1 MHz optical carrier offset frequency and the phase-amplitude couplings in the cavity by a factor of 50 compared to the experimental one. The addition of a third DFB laser phase stabilized on a local oscillator allows the possibility to have continuously tunable source over 1 THz. The continuous wave source also makes it possible to generate fixed repetition rate pico- or femtosecond pulses from highly non-linear and dispersive fibers, replacing the DFB lasers by further stable lasers. I have calculated by simulation 7.2 fs temporal jitter at 40 GHz repetition rate over a 1 ms integration time.