The rapid advancements in semiconductor technology have led to constant shrinking of transistor sizes as per Moore's Law. Wireless communications is one field which has seen explosive growth, thanks to the cramming of more transistors into a single chip. Design of these systems involve trade-offs between performance, area and power. Fast Fourier Transform is an important component in most of the wireless communication systems. FFTs are widely used in applications like OFDM transceivers, Spectrum sensing in Cognitive Radio, Image Processing, Radar Signal Processing etc. FFT is the most compute intensive and time consuming operation in most of the above applications. It is always a challenge to develop an architecture which gives high throughput while reducing the latency without much area overhead. Next generation wireless systems demand high transmission efficiency and hence FFT processor should be capable of doing computations much faster. Architectures based on smaller radices for computing longer FFTs are inefficient. In this thesis, a fully parallel unrolled FFT architecture based on novel radix-4 engine is proposed which is catered for wide range of applications. The radix-4 butterfly unit takes all four inputs in parallel and can selectively produce one out of the four outputs. The proposed architecture uses Radix-4^3 and Radix-4^4 algorithms for computation of various FFTs. The Radix-4^4 block can take all 256 inputs in parallel and can use the select control signals to generate one out of the 256 outputs. In existing Cooley-Tukey architectures, the output from each stage has to be reordered before the next stage can start computation. This needs intermediate storage after each stage. In our architecture, each stage can directly generate the reordered outputs and hence reduce these buffers. A solution for output reordering problem in Radix-4^3 and Radix-4^4 FFT architectures are also discussed in this work. Although the hardware complexity in terms of adders and multipliers are increased in our architecture, a significant reduction in intermediate memory requirement is achieved. FFTs of varying sizes starting from 64 point to 64K point have been implemented in ASIC using UMC 130nm CMOS technology. The data representation used in this work is fixed point format and selected word length is 16 bits to get maximum Signal to Quantization Noise Ratio (SQNR). The architecture has been found to be more suitable for computing FFT of large sizes. For 4096 point and 64K point FFTs, this design gives comparable throughput with considerable reduction in area and latency when compared to the state-of-art implementations. The 64K point FFT architecture resulted in a throughput of 1332 mega samples per second with an area of 171.78 mm^2 and total power of 10.7W at 333 MHz.

Vestavěné systémy se staly nepostradatelnými pro náš každodenní život. Jsou to obvykle úzce zaměřená, vysoce optimalizovaná, jednoúčelová zařízení. Jádro vestavěných zařízení obvykle tvoří jeden nebo více aplikačně specifických instrukčních procesorů. Tato disertační práce se zaměřuje na problematiku testování nástrojú pro návrh aplikačně specifických procesorů a následně i samotných aplikačne specifických procesorů. Snahou bylo vytvořit systém, ve kterém bude možné otestovat jednotlivé nástroje, jako například překladač, assembler, disassembler, debugger. Nicméně vyvstává také potřeba provádět složitější testy, například integrační, které zaručí, že mezi jednotlivými nástroji nevzniká nekompatibilita. Autor vytvořil s podporou přůběžně integračního serveru prostředí, které napomáhá odhalování a odstraňování chyb při návrhu aplikačně specifických procesorů a které je navíc do značné míry automatizované.

Tesis por compendio / [ES] La Tomografía por Emisión de Positrones (PET) es una de las técnicas más importantes en la medicina de diagnóstico actual y la más representativa en el campo de la Imagen Molecular. Esta modalidad de imagen es capaz de producir información funcional única, que permite la visualización en detalle, cuantificación y conocimiento de una variedad de enfermedades y patologías. Áreas como la oncología, neurología o la cardiología, entre otras, se han beneficiado en gran medida de esta técnica. A pesar de que un elevado número de avances han ocurrido durante el desarrollo del PET, existen otros que son de gran interés para futuras investigaciones. Uno de los principales pilares actualmente en PET, tanto en investigación como en desarrollo, es la obtención de la información del tiempo de vuelo (TOF) de los rayos gamma detectados. Cuando esto ocurre, aumenta la sensibilidad efectiva del PET, mejorando la calidad señal-ruido de las imágenes. Sin embargo, la obtención precisa de la marca temporal de los rayos gamma es un reto que requiere, además de técnicas y métodos específicos, compromisos entre coste y rendimiento. Una de las características que siempre se ve afectada es la resolución espacial. Como discutiremos, la resolución espacial está directamente relacionada con el tipo de centellador y, por lo tanto, con el coste del sistema y su complejidad. En esta tesis, motivada por los conocidos beneficios en imagen clínica de una medida precisa del tiempo y de la posición de los rayos gamma, proponemos configuraciones de detectores TOF- PET novedosos capaces de proveer de ambas características. Sugerimos el uso de lo que se conoce como métodos de "light-sharing", tanto basado en cristales monolíticos como pixelados de tamaño diferente al del fotosensor. Estas propuestas hacen que la resolución espacial sea muy alta. Sin embargo, sus capacidades temporales han sido muy poco abordadas hasta ahora. En esta tesis, a través de varios artículos revisados, pretendemos mostrar los retos encontrados en esta dirección, proponer determinadas configuraciones y, además, indagar en los límites temporales de éstas. Hemos puesto un gran énfasis en estudiar y analizar las distribuciones de la luz centellante, así como su impacto en la determinación temporal. Hasta nuestro conocimiento, este es el primer trabajo en el que se estudia la relación de la determinación temporal y la distribución de luz de centelleo, en particular usando SiPM analógicos y ASICs. Esperamos que esta tesis motive y permita otros muchos trabajos orientados en nuevos diseños, útiles para instrumentación PET, así como referencia para otros trabajos. Esta tesis esta organizada como se describe a continuación. Hay una introducción compuesta por tres capítulos donde se resumen los conocimientos sobre imagen PET, y especialmente aquellos relacionados con la técnica TOF-PET. Algunos trabajos recientes, pero aún no publicados se muestran también, con el objetivo de corroborar ciertas ideas. En la segunda parte se incluyen las cuatro contribuciones que el candidato sugiere para el compendio de artículos. / [CA] La Tomografia per Emissió de Positrons (PET) és una de les tècniques més importants en la medicina de diagnòstic actual i la més representativa en el camp de la Imatge Molecular. Esta modalitat d'imatge és capaç de produir informació funcional única, que permet la visualització en detall, quantificació i coneixement d'una varietat de malalties i patologies. Àrees com l'oncologia, neurologia o la cardiologia, entre altres, s'han beneficiat en gran manera d'aquesta tècnica. Tot i que un elevat nombre d'avanços han ocorregut durant el desenvolupament del PET, hi ha altres que són de gran interés per a futures investigacions. Un dels principals pilars actuals en PET, tant en investigació com en desenvolupament, és l'obtenció de la informació del temps de vol (TOF en anglès) dels raigs gamma detectats. Quan açò ocorre, augmenta la sensibilitat efectiva del PET, millorant la qualitat senyal-soroll de les imatges. No obstant això, l'obtenció precisa de la marca temporal dels raigs gamma és un repte que requerix, a més de tècniques i mètodes específics, compromisos entre cost i rendiment. Una de les característiques que sempre es veu afectada és la resolució espacial. Com discutirem, la resolució espacial està directament relacionada amb el tipus de centellador, i per tant, amb el cost del sistema i la seua complexitat. En aquesta tesi, motivada pels coneguts beneficis en imatge clínica d'una mesura precisa del temps i de la posició dels raigs gamma, proposem nouves configuracions de detectors TOF-PET capaços de proveir d'ambduess característiques. Suggerim l'ús del que es coneix com a mètodes de "light-sharing", tant basat en cristalls monolítics com pixelats de diferent tamany del fotosensor. Aquestes propostes fan que la resolució espacial siga molt alta. No obstant això, les seues capacitats temporals han sigut molt poc abordades fins ara. En aquesta tesi, a través de diversos articles revisats, pretenem mostrar els reptes trobats en aquesta direcció, proposar determinades configuracions i, a més, indagar en els límits temporals d'aquestes. Hem posat un gran èmfasi a estudiar i analitzar les distribucions de la llum centellejant, així com el seu impacte en la determinació temporal. Fins al nostre coneixement, aquest és el primer treball en què s'estudia la relació de la determinació temporal i la distribució de llum de centelleig, en particular utilitzant SiPM analògics i ASICs. Esperem que aquesta tesi motive i permeta molts altres treballs orientats en nous dissenys, útils per a instrumentació PET, així com referència per a altres treballs. Aquesta tesi esta organitzada com es descriu a continuació. Hi ha una introducció composta per tres capítols on es resumeixen els coneixements sobre imatge PET i, especialmente, aquells relacionats amb la tècnica TOF-PET. Alguns treballs recents, però encara no publicats es mostren també, amb l'objectiu de corroborar certes idees. La segona part de la tesi conté els quatre articles revisats que el candidat suggereix. / [EN] Positron Emission Tomography (PET) is one of the greatest tools of modern diagnostic medicine and the most representative in the field of molecular imaging. This imaging modality, is capable of providing a unique type of functional information which permits a deep visualization, quantification and understanding of a variety of diseases and pathologies. Areas like oncology, neurology, or cardiology, among others, have been well benefited by this technique. Although numerous important advances have already been achieved in PET, some other individual aspects still seem to have a great potential for further investigation. One of the main trends in modern PET research and development, is based in the extrapolation of the Time- Of-Flight (TOF) information from the gamma-ray detectors. In such case, an increase in the effective sensitivity of PET is accomplished, resulting in an improved image signal-to-noise ratio. However, the direction towards a precise decoding of the photons time arrival is a challenging task that requires, besides specific approaches and techniques, tradeoffs between cost and performance. A performance characteristic very habitually compromised in TOF-PET detector configurations is the spatial resolution. As it will be discussed, this feature is directly related to the scintillation materials and types, and consequently, with system cost and complexity. In this thesis, motivated by the well-known benefits in clinical imaging of a precise time and spatial resolution, we propose novel TOF-PET detector configurations capable of inferring both characteristics. Our suggestions are based in light sharing approaches, either using monolithic detectors or crystal arrays with different pixel-to-photosensor sizes. These approaches, make it possible to reach a precise impact position determination. However, their TOF capabilities have not yet been explored in depth. In the present thesis, through a series of peer-reviewed publications we attempt to demonstrate the challenges encountered in these kinds of configurations, propose specific approaches improving their performance and eventually reveal their limits in terms of timing. High emphasis is given in analyzing and studying the scintillation light distributions and their impact to the timing determination. To the best of our knowledge, this is one of the first works in which such detailed study of the relation between light distribution and timing capabilities is carried out, especially when using analog SiPMs and ASICs. Hopefully, this thesis will motivate and enable many other novel design concepts, useful in PET instrumentation as well as it will serve as a helpful reference for similar attempts. The present PhD thesis is organized as follows. There is an introduction part composed by three detailed sections. We attempt to summarize here some of the knowledge related to PET imaging and especially with the technique of TOF-PET. Some very recent but still unpublished results are also presented and included in this part, aiming to support statements and theories. The second part of this thesis lists the four peer-reviewed papers that the candidate is including. / This project has received funding from the European Research Council (ERC) under the European Union’s Horizon 2020 research and innovation program (grant agreement No 695536). It has also been supported by the Spanish Ministerio de Economía, Industria y Competitividad under Grants No. FIS2014-62341-EXP and TEC2016-79884-C2-1-R. Efthymios Lamprou has also been supported by Generalitat Valenciana under grant agreement GRISOLIAP-2018-026. / Lamprou, E. (2021). Development and Performance Evaluation of High Resolution TOF-PET Detectors Suitable for Novel PET Scanners [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/162991 / TESIS / Compendio

No description available.

The Convolutional Neural Networks are getting more and more popular due to their applications in revolutionary technologies like Autonomous Driving, Biomedical Imaging, and Natural Language Processing. With this increase in adoption, the complexity of underlying algorithms is also increasing. This trend entails implications for the computation platforms as well, i.e. GPUs, FPGA, or ASIC based accelerators, especially for the Address Generation Unit (AGU), which is responsible for the memory access. Existing accelerators typically have Parametrizable Datapath AGUs, which have minimal adaptability towards evolution in algorithms. Hence new hardware is required for new algorithms, which is a very inefficient approach in terms of time, resources, and reusability. In this research, six algorithms with different implications for hardware are evaluated for address generation, and a fully Programmable AGU (PAGU) is presented, which can adapt to these algorithms. These algorithms are Standard, Strided, Dilated, Upsampled and Padded convolution, and MaxPooling. The proposed AGU architecture is a Very Long Instruction Word based Application Specific Instruction Processor which has specialized components like hardware counters and zero-overhead loops and a powerful Instruction Set Architecture (ISA), which can model static and dynamic constraints and affine and non-affine Address Equations. The target has been to minimize the flexibility vs. area, power, and performance trade-off. For a working test network of Semantic Segmentation, results have shown that PAGU shows close to the ideal performance, one cycle per address, for all the algorithms under consideration excepts Upsampled Convolution for which it is 1.7 cycles per address. The area of PAGU is approx. 4.6 times larger than the Parametrizable Datapath approach, which is still reasonable considering the high flexibility benefits. The potential of PAGU is not just limited to neural network applications but also in more general digital signal processing areas, which can be explored in the future. / Convolutional Neural Networks blir mer och mer populära på grund av deras applikationer inom revolutionerande tekniker som autonom körning, biomedicinsk bildbehandling och naturligt språkbearbetning. Med denna ökning av antagandet ökar också komplexiteten hos underliggande algoritmer. Detta medför implikationer för beräkningsplattformarna såväl som GPU: er, FPGAeller ASIC-baserade acceleratorer, särskilt för Adressgenerationsenheten (AGU) som är ansvarig för minnesåtkomst. Befintliga acceleratorer har normalt Parametrizable Datapath AGU: er som har mycket begränsad anpassningsförmåga till utveckling i algoritmer. Därför krävs ny hårdvara för nya algoritmer, vilket är en mycket ineffektiv metod när det gäller tid, resurser och återanvändbarhet. I denna forskning utvärderas sex algoritmer med olika implikationer för hårdvara för adressgenerering och en helt programmerbar AGU (PAGU) presenteras som kan anpassa sig till dessa algoritmer. Dessa algoritmer är Standard, Strided, Dilated, Upsampled och Padded convolution och MaxPooling. Den föreslagna AGU-arkitekturen är en Very Long Instruction Word-baserad applikationsspecifik instruktionsprocessor som har specialiserade komponenter som hårdvara räknare och noll-overhead-slingor och en kraftfull Instruktionsuppsättning Arkitektur (ISA) som kan modellera statiska och dynamiska begränsningar och affinera och icke-affinerad adress ekvationer. Målet har varit att minimera flexibiliteten kontra avvägning av område, kraft och prestanda. För ett fungerande testnätverk av semantisk segmentering har resultaten visat att PAGU visar nära den perfekta prestanda, 1 cykel per adress, för alla algoritmer som beaktas undantar Upsampled Convolution för vilken det är 1,7 cykler per adress. Området för PAGU är ungefär 4,6 gånger större än Parametrizable Datapath-metoden, vilket fortfarande är rimligt med tanke på de stora flexibilitetsfördelarna. Potentialen för PAGU är inte bara begränsad till neurala nätverksapplikationer utan också i mer allmänna digitala signalbehandlingsområden som kan utforskas i framtiden.

No description available.

Current electrical systems are faced with the limitation in performance by the electrical interconnect technology determining overall processing speed. In addition, the electrical interconnects containing many long distance interconnects require high power to drive. One of the best ways to overcome these bottlenecks is through the use of optical interconnect to limit interconnect latency and power. This research explores new computer-aided design algorithms for developing optoelectronic systems. These algorithms focus on place and route problems using optical interconnections covering system-on-a-chip design as well as system-on-a-package design. In order to design optoelectronic systems, optical interconnection models are developed at first. The CAD algorithms include optical interconnection models and solve place and route problems for optoelectronic systems. The MCNC and GSRC benchmark circuits are used to evaluate these algorithms.

Des développements technologiques récents concernant les photodiodes à effet avalanche (PDA) ont mené à la conception et la fabrication d'un tout nouveau module de détection de radiation TEP (tomographie d'émission par positrons) destiné à l'imagerie moléculaire préclinique. Il est basé sur une matrice de 8 par 8 scintillateurs LYSO (ortho-silicate de lutétium dopé au cérium, cerium-doped lutetium yttrium orthosilicate ) individuellement couplés aux pixels de deux matrices monolithiques de 4 par 8 PDA. Cette avancée, pouvant amener la résolution spatiale d'un scanner à passer sous la barrière du mm, exige la conception d'un tout nouveau système d'acquisition de données. En effet, il faut adapter le système de lecture individuelle de chacun des pixels du bloc de détection de façon à satisfaire la multiplication par ~8, relativement à une version antérieure (le LabPET[indice supérieur TM] I), de la densité de pixels du futur scanner LabPET[indice supérieur TM] II. Conséquemment, le traitement de signal numérique ne peut être exclusivement embarqué dans les matrices de portes logiques programmable (field-programmable gate array , FPGA) du système d'acquisition, en considérant les aspects monétaires, d'espace occupé et de puissance consommée de l'ensemble du projet LabPET[indice supérieur TM] II. De façon à s'adapter à cette nouvelle réalité, un nouveau circuit intégré à application spécifique (application specific integrated circuit, ASIC) à signaux mixtes avec 64 canaux d'acquisition, fabriqué avec la technologie TSMC CMOS 0,18 [micromètre], a été conçu. L'ASIC utilise la méthode de temps au-dessus d'un seuil (time over threshold , ToT), déjà implantée dans des applications de physique des hautes-énergies, de manière à extraire numériquement l'information relative à un rayonnement interagissant avec la matrice de détection (l'énergie, le temps et le numéro de pixel de l'événement). Dans le cadre de ce projet, une architecture complexe de machines à états-finis, cadencée par une horloge de 100 MHz, a été implantée et elle permet à l'ASIC d'identifier le taux anticipé de 3 000 événements par seconde par canal. Ceci est réalisé en calculant en temps réel le paramètre ToT tout en assurant la calibration adéquate de chacune des chaînes d'acquisition. Le circuit intégré peut caractériser jusqu'à 2 Mévénements/s malgré son unique lien différentiel à bas voltage (low-voltage differential signaling, LVDS) de transfert de données et consomme environ 600 mW. L'ASIC a été développé en suivant un processus de conception de circuits intégrés à signaux mixtes. Il permet notamment de minimiser et de vérifier l'impact des indésirables effets parasites sur la circuiterie analogique et numérique de l'ensemble avant que les dessins de masques ne soient envoyés vers la fonderie pour fabriquer le circuit désiré.

Les systèmes embarqués mobiles font partis intégrante de notre quotidien. Afin de les rendre plus adaptésaux usages, ils ont été miniaturisés et leur autonomie a été augmentée, parfois de façon très considérable.Toutefois, les propositions d’amélioration butent désormais sur les possibilités de la technologie des circuitsintégrés. Pour aller plus loin, il faut donc envisager de repenser la chaîne de traitement du signal afin deréduire la consommation de ces dispositifs. Cette thèse développe une approche originale pour exploiterefficacement l’échantillonnage par traversée de niveaux d’une part et, d’autre part, associe cet échantillonnageà une logique évènementielle afin de réduire drastiquement la consommation d’énergie des systèmesintégrés autonomes. Une méthode de discrétisation adaptée à une application de reconnaissance de signauxphysiologiques, utilisée comme exemple dans cette thèse, y est présentée. Un premier prototype en logiqueévènementielle (asynchrone) sur circuit FPGA a permis de valider cette stratégie et de démontrer les bénéficesde cet échantillonnage dédié en termes de réduction de l’activité par rapport à un échantillonnage uniforme.Un second prototype en logique asynchrone et conçu en technologie CMOS AMS 0.35 μm a permis de validerpar simulation électrique un gain extrêmement important sur la consommation électrique du dispositif. / Our everyday life is highly dependent on mobile embedded systems. In order to make them suitable to differentapplications, they have underwent size reduction and lifetime extension. However, these improvementsare currently limited by the possibilities of the integrated circuits technologies. In order to push back theboundaries, it is necessary to reconsider the whole digital signal processing chain from scratch to sustain thepower consumption reduction in this kind of system. This work develops on the first hand a strategy thatsmartly uses the level-crossing sampling scheme and on the other combines this sampling method with eventlogicto highly reduce the power consumption in mobile embedded systems. A discretisation method adaptedto the recognition of physiological patterns application is described. A first event-logic (asynchronous) prototypeimplemented on FPGA proved the potential benefits that an adapted sampling scheme could offersto reduce activity compared to a uniform sampling scheme. Electrical simulations performed on a secondprototype, also designed in asynchronous logic, with CMOS AMS 0.35 μm technology, validated a high gainin power consumption.

Les problèmes majeurs de la génération automatique du dessin des masques des circuits intégrés sont la dépendance vis-à-vis des règles de dessin et le dimensionnement correct des transistors. Les méthodes traditionnelles, telles que l'utilisation de cellules pré-caractérisées, manquent de flexibilité, car les portes des bibliothèques (en nombre limité) sont dessinées et dimensionnées (independarnment de l'application) pour une technologie donnée. Les méthodes de synthèse automatique du dessin des masques ont pour but de surmonter ces problèmes. Les techniques les plus couramment utilisées sont le "gate-matrix" et le "linear-matrix". L'indépendance vis-à-vis des règles de dessin est obtenue en utilisant la technique de description symbolique (dessin sous une grille unitaire), et les dimensions des transistors sont définies par le concepteur ou par un outil de dimensionnement. Nous proposons une méthode et un prototype logiciel pour la synthèse automatique des masques, en utilisant le style "linear-matrix multi-bander". La description d'entree du générateur est un fichier format SPICE (au niveau transistor), ce qui permet d'avoir un nombre très élevé de cellules, en particulier les portes complexes (A01), et ainsi avoir une meilleure optimisation lors de la phase d'assignation technologique. Les macro-cellules générées doivent être assemblées afin de réaliser un circuit complet. Deux contraintes supplémentaires sont ainsi imposées au générateur: malléabilité de la forme et position des broches d'entrées/sorties sur la périphérie de la macro-cellule. Les macro-cellules sont assemblées en utilisant un environnement de conception industriel. Les contributions de ce mémoire de doctorat sont d'une part le développement d'un générateur de macro-cellules flexible ayant les caracteristiques d'indépendance aux règles de dessin et d'intégration dans un environnement de macro-cellules, et d'autre part l'étude detailée des paramètres qui déterminent la surface occupée, les performances électriques et la puissance dissipée des macro-cellules générées automatiquement. / The main problems of the automatic layout synthesis are the design rules dependence and the transistor sizing. The traditional layout synthesis methods, like standard-cells, are not flexible, since the cells in the libraries are designed and sized for a specific technology. In this way, the designer must change his library at each technology improvement. The automatic layout synthesis methods overcomes these problems (design rules dependence and transistor sizing). Examples of layout styles are gate-matrix and linear-matrix. The technology independence is achieved by symbolic description (layout under an unitary grid), and the transistor sizes are defined by the designer or by a sizing tool. From these two constraints, we develop an automatic layout synthesis tool, using a linear-matrix multi-row layout style. The input description for our tool is a Spice file. This descriptions allows to define a greater number of cells (mainly AOIs gates), resulting a technology mapping with less constraints. The generated macro-cells must be assembled in order to construct a complete circuit. Two additional constraints are then imposed to the generator : variable aspect ratio and placement of the inputs/outputs pins in the macro-cell border. The macro-cells are assembled by an industrial CAD environment. The main contributions of this thesis are the development of a macro-cell generator (with the characteristics of technology independence and easy integration in a macro-cell environment) and the analysis of the parameters playing a role in the area, delay and power consumption.