A complexidade dos dispositivos embarcados propõe novos desafios para o desenvolvimento de software embarcado, além das tradicionais restrições físicas. Então, a avaliação da qualidade do software embarcado e seu impacto nessas propriedades tradicionais torna-se mais importante. Conceitos como reúso abstração, coesão, acoplamento, entre outros atributos de software têm sido usados como métricas de qualidade no domínio da engenharia de software. No entanto, elas não têm sido usadas no domínio do software embarcado. No desenvolvimento de sistemas embarcados outro conjunto de ferramentas é usado para estimar as propriedades físicas, tais como: consumo de energia, ocupação de memória e desempenho. Essas ferramentas geralmente envolvem custosos processos de síntese e simulação. Nos complexos dispositivos embarcados atuais deve-se confiar em ferramentas que possam ajudar na exploração do espaço de projeto ainda nos níveis mais altos de abstração, identificando a solução que representa a melhor estratégia de projeto em termos da qualidade de software, enquanto, simultaneamente, atenda aos requisitos físicos. Neste trabalho é apresentada uma análise da correlação entre métricas de qualidade de software, que podem ser extraídas antes do sistema ser sintetizado, e as métricas físicas do software embarcado. Usando uma rede neural nós investigamos o uso dessas correlações para predizer o impacto que uma determinada modificação no software trará às métricas físicas do mesmo software. Esta estimativa pode ser usada para guiar decisões em direção a melhoria das propriedades físicas dos sistemas embarcados, além de manter um equilíbrio em relação às métricas de software. / The complexity of embedded devices poses new challenges to embedded software development in addition to the traditional physical requirements. Therefore, the evaluation of the quality of embedded software and its impact on these traditional properties becomes increasingly relevant. Concepts such as reuse, abstraction, cohesion, coupling, and other software attributes have been used as quality metrics in the software engineering domain. However, they have not been used in the embedded software domain. In embedded systems development, another set of tools is used to estimate physical properties such as power consumption, memory footprint, and performance. These tools usually require costly synthesis-and-simulation design cycles. In current complex embedded devices, one must rely on tools that can help design space exploration at the highest possible level, identifying a solution that represents the best design strategy in terms of software quality, while simultaneously meeting physical requirements. We present an analysis of the cross-correlation between software quality metrics, which can be extracted before the final system is synthesized, and physical metrics for embedded software. Using a neural network, we investigate the use of these cross-correlations to predict the impact that a given modification on the software solution will have on embedded software physical metrics. This estimation can be used to guide design decisions towards improving physical properties of embedded systems, while maintaining an adequate trade-off regarding software quality.

A evolução tecnológica dos sensores, da eletrônica e dos sistemas embarcados melhorou o desempenho, a confiabilidade e a robustez dos sistemas assim como as atividades de manutenção, em especial, as de manutenção proativa. Estes avanços tecnológicos possibilitaram uma nova visão sobre as práticas de manutenção existentes. A expansão das áreas de processamento de sinais e inteligência artificial proporcionou novas abordagens aos sistemas de controle, promovendo a criação de novos modelos de confiabilidade e disponibilidade de equipamentos e sistemas. Além disso, aumentou a precisão no reconhecimento de padrões de falhas, ampliou a avaliação e o diagnóstico de danos em equipamentos e sistemas, e adicionou inteligência aos sistemas de manutenção existentes. Diversas técnicas de processamento de sinais (tais como a transformada de Fourier), de inteligência artificial (as redes neurais artificiais e a lógica nebulosa, por exemplo) e de filtragem adaptativa (os filtros adaptativos, como exemplo) já são utilizadas com sucesso para detectar e prevenir falhas em vários tipos de equipamentos. Os sistemas de manutenção que fazem uso das técnicas de processamento de sinais e inteligência artificial, em conjunto, por exemplo, são conhecidos como sistemas de manutenção inteligente. Através desses sistemas, é possível monitorar as condições físicas, tomar decisões, efetuar ações de manutenção e fornecer diagnósticos precisos de falhas. Este trabalho aborda a implementação de um sistema de manutenção inteligente embarcado que usa a transformada wavelet packet e os mapas auto-organizáveis ou os filtros adaptativos para detectar, classificar e prever falhas em atuadores elétricos. A idéia principal deste trabalho é determinar qual destas ferramentas, mapas auto-organizáveis ou filtros adaptativos, é a mais adequada para o embarque. Espera-se com a implantação embarcada desse sistema de manutenção, por exemplo, evitar falhas nos atuadores e promover uma maior reutilização de peças. / The technological evolution of sensors, electronics, and embedded systems has improved the performance, reliability and robustness of systems as well the maintenance activities, especially the proactive maintenance. These technological advances have provided a new view about the existing maintenance practices. The expansion of signal processing and artificial intelligence has provided new approaches in industrial control systems leading to the proposal of new reliability and availability models for equipments and systems. Moreover, it has increased the precision in failure pattern recognition, has extended the assessment and diagnosis of damages in equipments and systems, and has added intelligence to existing maintenance systems. Several techniques for signal processing (such as Fourier transform), artificial intelligence (artificial neural networks, for example) and adaptive filtering (adaptive filters, as an example) are already used successfully to detect and prevent failures in several kinds of equipments. The maintenance systems that use, for example, the techniques for signal processing and artificial intelligence together are known as intelligent maintenance systems. It is possible to control the physical conditions, make decisions, perform maintenance activities and do accurate diagnosis of failures using those systems. This work presents the implementation of an embedded intelligent maintenance system using wavelet packet analysis and self organizing maps or adaptive filters for detection, classification, and prediction of failures in electrical actuators. The main idea is to determine which of these tools, self-organizing maps or adaptive filters, is the most suitable for the implementation in embedded systems. It is expected that with the implementation of this maintenance system, failures in actuators are avoided, and that a greater reuse of parts is achieved.

A crescente demanda da indústria exige a produção de dispositivos embarcados em menos tempo e com mais funcionalidades diferentes. Isso implica diretamente no processo de desenvolvimento destes produtos requerendo novas técnicas para absorver a complexidade crescente dos projetos e para acelerar suas etapas de desenvolvimento. A linguagem UML vem sendo utilizada para absorver a complexidade do projeto de sistemas embarcados através de sua representação gráfica que torna o processo mais simples e intuitivo. Para acelerar o desenvolvimento surgiram processos que permitem, diretamente a partir modelos UML, a geração de código para linguagens de descrição de software embarcado (C, C++, Java) e para linguagens tradicionais de descrição de hardware (VHDL, Verilog). Diversos trabalhos e ferramentas comerciais foram desenvolvidos para automatizar o processo de geração de código convencional a partir de modelos UML (software). No entanto, pela complexidade da transformação existem apenas poucos trabalhos e nenhuma ferramenta comercial direcionado à geração de HDL a partir de UML, tornando este processo ainda pouco difundido. Nossa proposta é focada na geração de descrições de hardware na linguagem VHDL a partir de modelos UML de sistemas tempo-real embarcados (STRE), surgindo como alternativa ao processo de desenvolvimento de hardware. Apresenta uma metodologia completa para geração automática de código VHDL, permitindo que o comportamento descrito para o sistema modelado seja testado e validado antes de ser desenvolvido, acelerando o processo de produção de hardware e diminuindo as chances de erros de projeto. É proposto como um processo de engenharia dirigido por modelos (MDE) que cobre desde as fases de análise de requisitos e modelagem UML, até a geração de código fonte na linguagem VHDL, onde o foco é gerar na forma de descrições de hardware, todas aquelas funções lógicas de um sistema embarcado que normalmente são desenvolvidas em software. Para atingir este objetivo, foi desenvolvido neste trabalho um conjunto de regras de mapeamento que estende a funcionalidade da ferramenta GenERTiCA, utilizada como suporte ao processo. Adicionalmente, foram pesquisados e desenvolvidos conceitos que serviram como base para o desenvolvimento de regras utilizadas pela ferramenta suporte para guiar o processo de mapeamento entre as linguagens. Os conceitos e as regras propostas foram validados por meio de um estudo de caso, cujos resultados obtidos estão demonstrados nesta dissertação. / The growing market demand requires the production of embedded devices in less time and with more different features. This directly implies on the development process of these products requiring new techniques to absorb the growing complexity of projects and to accelerate their development stages. UML has been used to handle the embedded systems design complexity through its graphical representation that makes the process simpler and more intuitive. To speed up the development cycle, it has emerged some processes that permit code generating directly from UML models to embedded software description languages (C, C++, Java), and traditional hardware description languages (VHDL, Verilog). Several researches and commercial tools have been developed to automate the code generation process from UML models to conventional languages (software). However, due to the transformation complexity there are only few studies and no commercial tool addressed to HDL generation from UML models, making this process almost unknown. Our proposal is focused on generating hardware descriptions as VHDL code from UML models of real-time embedded systems (RTES), emerging as an alternative to the hardware development. It presents a complete methodology to the VHDL code generation, allowing the behavior described to the modeled system to be tested and validated before being implemented, accelerating the hardware production and decreasing the chances of design errors. It is proposed as a model-driven engineering (MDE) process that covers the phases of requirements analysis, UML modeling, models transformations, and the source code generating process to the VHDL language, where the focus is to generate as hardware descriptions all the logic functions of an embedded system which are usually developed as software. To achieve this goal, this work was developed a set of mapping rules which extends the functionality of the tool GenERTiCA, used to support the process. Additionally, it was researched and developed concepts that were the basis for the development of rules used by the tool support to guide the mapping process between languages. The concepts and proposed rules have been validated through a case study, whose results are shown in this dissertation.

A sociedade está cada vez mais dependente de sistemas embarcados, sendo que na grande maioria das vezes eles operam de maneira invisível aos seus usuários. Essa dependência torna esses usuários vulneráveis a riscos, devido às falhas que podem ocorrer. Essas falhas podem provocar perdas de vidas ou sérios danos materiais e financeiros. Devido a estes fatos, a qualidade destes produtos torna-se um ponto essencial para se ter um sistema estável, livre de erros e com todas as suas funcionalidades sendo executadas. De encontro a isso, a etapa de teste apresenta-se como indispensável e de relevada importância para a obtenção de um produto com uma boa qualidade. Devido ao alto custo de produção e energia gasto com testes, surge a necessidade de novos estudos, sobre diversificados métodos, para se testar um sistema embarcado. Neste contexto, este trabalho tem como objetivo apresentar os estudos iniciais do teste de um Sistema Operacional Embarcado (SOE), através de um estudo de caso focado na rotina de tratamento de exceção do eCos (Embedded Configurable Operating System), pois ela apresenta uma forte interação entre software e hardware, sendo que esta interação é um dos principais desafios encontrados no teste de um software embarcado. Com isso, este trabalho pretende dar o passo inicial para pesquisas relacionadas aos testes de um Sistema Operacional Embarcado. Após a análise dos experimentos, pôde-se notar que a principal característica do Sistema Operacional Embarcado eCos, a configurabilidade, é um ponto de dificuldade extra para a realização dos testes, pois exige um estudo detalhado do código do SOE, o qual é totalmente genérico, antes do planejamento dos testes, podendo ser gasto muito tempo nessa atividade. Outro ponto é que o teste torna-se totalmente dependente do hardware. Entretanto, os resultados experimentais apresentados para o estudo de caso do presente trabalho foram satisfatórios. / Society is increasingly dependent on embedded systems, which in most cases operate in an invisible manner to its users. This dependence makes the user vulnerable to risks due to failures that may occur. These failures can cause loss of lives or serious property and financial damage. Because of these facts, the quality of these products becomes a key point to have a stable system, free of errors and with all the features running. This testing is of essential importance to obtain a product with good quality. Due to the high cost of production and energy spent on tests, there is a need for further studies on different methods, to test an embedded system. In this context, this work aims at presenting the initial studies as the testing of the Embedded Operating System. The case study was focused on the exception handling routine of the eCos (Embedded Configurable Operating System), because it has a strong interaction between software and hardware, and this interaction is one of the main challenges encountered in testing embedded software. Therefore, this work aims at taking the first steps towards research related to testing an Embedded Operating System. After analyzing the experiments, it was noted that the main feature of the Embedded Operating System, eCos, the configurability, is an extra point of difficulty for the tests. It requires a detailed study of the code eCos, which is completely general, before the planning of tests, and could be spent much time in this activity. Another point is that the test becomes totally dependent on hardware. However, the experimental results presented for the case study of this study showed satisfactory.

Redes de sensores sem fio (RSSFs) heterogêneas podem combinar nós estáticos e nós móveis. Os nós móveis podem ainda conter um hardware mais sofisticado quando comparado aos nós estáticos. Veículos aéreos não tripulados (VANTs) podem conferir mobilidade ao nó sensor aumentando a flexibilidade da RSSF onde ele está inserido. Tanto os VANTs quanto outros n´os sensores comuns podem conter uma arquitetura de hardware reconfiguraável, como por exemplo um FPGA, e com isso adquirir um poder computacional diferenciado. RSSFs propiciam um grande e interessante espectro de aplicações possíveis, tais como vigilância aérea, suporte `a segurança pública entre outros. As RSSFs podem ser configuradas através do uso de agentes móveis, que são capazes de migrar carregando as tarefas que serão executadas nos n´os. Neste cenário, este trabalho descreve uma arquitetura de agentes reconfiguráveis para redes de sensores sem fio. Os agentes são capazes de serem executados como um agente puramente em software, ou também como um agente em hardware, de- pendendo do ambiente de execução disponível e do design escolhido. A arquitetura proposta para o agente reconfiguraável apresenta a transparência necessária ao agente para que o resto do sistema não perceba a natureza dos agentes que estão sendo executados na plataforma. Além disso, a arquitetura permite a migração dinâmica de agentes que reconfiguram o sistema também de uma maneira transparente. São mostrados exemplos de casos de uso que demostram a viabilidade de uso da arquitetura proposta e este trabalho ainda mostra a análise realizada sobre estas plataformas. / Heterogeneous wireless sensor networks (WSN) can combine static nodes and mobile nodes. Theses mobile nodes may contain a sophisticated hardware when compared to static nodes. Unmanned aircraft vehicles (UAVs) can confer mobility to the sensor node increasing the flexibility of the WSN to where it is inserted. UAVs as well as other common sensor nodes can have a reconfigurable hardware architecture, as, for example, an FPGA and with this achieve a differentiated computational power. WSNs enable a vast and interesting spectrum of possible applications, like aerial surveillance, public security support, among others. The WSNs can be configured by the use of mobile agents, which are capable of migrating among the nodes, carrying the tasks to be executed and that will be instantiated on a given node. In this scenario, this work describes an architecture of reconfigurable agents to wireless sensor networks. The agents can be implemented purely in software or as a hardware agent, depending on the available execution environment and on the chosen design. The proposed architecture presents the necessary transparency to the agent so that the rest of the system is not aware of the nature of the agents that are implemented on the platform. Furthermore, the architecture enables dynamic migration of agents that reconfigure the system in a transparent way as well. In this work, use cases examples that demonstrate the feasibility of using the proposed architecture are shown, as well as the analysis performed on these platforms.

Orientadores: Rodolfo Jardim de Azevedo, Paulo César Centoducatte / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-17T03:13:58Z (GMT). No. of bitstreams: 1 Ecco_LeonardoLuiz_M.pdf: 1421385 bytes, checksum: f67461dbfc9c1fb6597942f22c234b0a (MD5) Previous issue date: 2010 / Resumo: Processadores RISC podem ser usados para atender a crescente demanda por desempenho requerida por sistemas embarcados. Entretanto, essas arquiteturas têm como desvantagem uma densidade de código ruim. Recodificações do conjunto de instruções, como o MIPS16 e o Thumb, representam uma abordagem eficiente para lidar com esse problema. Esse trabalho propõe uma codificação alternativa para a arquitetura SPARCv8. A nova codificação, chamada SPARC16, foi projetada com a ajuda de um modelo de programação linear inteira. As novas instruções utilizam 16 bits para serem codificadas e são facilmente traduzidas para suas correspondentes no conjunto de instruções original em tempo de execução, tornando possível posicionar um descompressor antes do estágio de decode de um processador SPARC e usar o restante do pipeline de forma transparente. O descompressor foi projetado e integrado no processador Leon 3 (SPARCv8) e ocasionou um acréscimo de 24% na área e nenhuma penalização na freqüência. Apenas um montador foi implementado para a extensão SPARC16. O descompressor foi validado através de programas que exercitam todas as instruções SPARC16 escritos diretamente em linguagem de montagem. As razões de compressão dos programas dos benchmarks Mediabench e Mibench foram obtidas inferindo como código SPARCv8 seria representado com instruções SPARC16. Através desse método, razões de compressão de até 58% foram atingidas (para o programa cjpeg) com uma média de 61.27% para os programas do Mediabench e 60.77% para os programas do Mibench. Utilizando a mesma abordagem, uma avaliação da mudança trazida pelo uso de SPARC16 nos padrões de acesso à cachê de instruções foi feita e mostrou reduções no número de misses até superiores a 50% / Abstract: RISC processors can be used to face the ever increasing demand for performance required by embedded systems. Nevertheless, these architectures have as drawback a poor code density. Alternate encodings for instruction sets, such as MIPS16 and Thumb, represent an effective approach to deal with this problem. This work proposes an alternate encoding for the SPARCv8 architecture. The new encoding, called SPARC16, was designed with the aid of an integer linear programming model. The new instructions are 16-bits wide and are easily translated to its 32-bit counterparts during execution time, making it possible to place a decompressor engine before the decode stage of a SPARC processor and use the remaining of the pipeline transparently. The decompressor engine was designed and integrated into the Leon 3 processor (SPARCv8) and caused an increase of 24% in area and no timing overhead. Only an assembler was implemented for the SPARC16 extension. The decompressor engine was validated using programs that cover all the SPARC16 instructions written directly in assembly language. The compression ratios for the programs belonging to the Mediabench and Mibench benchmarks were obtained inferring how SPARCv8 code would be represented with SPARC16 instructions. Through this method, compression ratios as low as 58% were achieved (for the cjpeg program) with an average of 61.27% for the Mediabench programs and 60.77% for the Mibench programs. Using the same approach, an evaluation of the change brought by the use of SPARC16 in the instruction cache access patterns was performed and showed reductions in the number of misses even greater than 50% / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

With the recent advancements in High Performance Computing (HPC), it is possible to rapidly process high volumes of data, allowing accomplishments in several areas of knowledge. Although the HPC area has been observed as an area of complex infrastructure, in the last years, its been observed that the processing power of processors used in embedded systems, using the ARM architecture, has been increasing significantly. Furthermore, the acquisition costs and energy consumption are lower, when compared to processors of other platforms, thus allowing for the possibility of having HPC with smaller and more economical platforms, with lower maintenance cost and more accessible. In this merit, this masters thesis proposes the performance analysis of a low cost embedded cluster composed of processors using ARM architecture and the Raspberry Pi platform. This work analysis the impact of using MPICH-2 and OpenMPI libraries, running benchmark programs HPCC and HPL. The present work show results of performance and energy consumption of this cluster with these programs, proving that it is possible to use clusters of low cost embedded platforms with satisfactory speedups and energy consumption. / Com o desenvolvimento da computação de alto desempenho (HPC), grandes volumes de dados passaram a ser processados de forma rápida, permitindo assim, que avanços significativos fossem alcançados em varias áreas do conhecimento. Para isso, sempre se observou a área de HPC tendo uma infraestrutura complexa. Por outro lado, nos últimos anos, se observa que a capacidade de processamento dos processadores usados em sistemas embarcados, seguindo arquitetura ARM, vem aumentando de forma significativa. Além disso, os custos de aquisição e o consumo de energia dos processadores ARM são menores, quando comparados a processadores de outras plataformas. Neste âmbito, cria-se a possibilidade de ter HPC usando plataformas menores e mais econômicas e com um custo de manutenção mais acessível. Nesse intuito, esta dissertação de mestrado, propõe a análise de desempenho de um cluster embarcado de baixo custo composto por processadores da arquitetura ARM e plataforma Raspberry Pi. O trabalho analisa o impacto de usar as bibliotecas MPICH-2 e OpenMPI, executando os programas dos benchmarks HPCC e HPL. O trabalho apresenta resultados de desempenho e consumo de energia do cluster com esses programas, mostrando que é possível usar clusters de plataformas embarcadas de baixo custo e tendo speedups e consumo de energia satisfatórios.

Orientador: Sandro Rigo, Guido Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-09T09:47:20Z (GMT). No. of bitstreams: 1 Albertini_BrunodeCarvalho_M.pdf: 662858 bytes, checksum: 2f20414069e7bee35628c149a740056a (MD5) Previous issue date: 2007 / Resumo: Com o passar do anos, os sistemas digitais estão se tornando cada vez mais complexos, aglutinando processadores de propósito geral com hardware e barramentos especializados em uma única pastilha de silício, devido às restrições de consumo, espaço e desempenho. Para contornar esta complexidade e o curto time-to-market, os projetistas estão adotando novas metodologias de descriçãao de hardware em alto nível baseadas em linguagens de descrição de sistemas como o SystemC. Estas descrições permitem o desenvolvimento e o teste do software cedo, sobre um ambiente simulado, e são mais rápidas de escrever e simular que as descrições em baixo níivel. A desvantagem é a perda da precisão da simulação no que diz respeito aos ciclos de clock, que pode ser ignorada nas fases iniciais de projeto. O ArchC é um projeto do LSC que tem como alvo a geração de simuladores de conjuntos de instruções e outras ferramentas a partir de modelos descritos em uma linguagem similar a SystemC. Os simuladores gerados são compatíveis com SystemC e podem ser compilados com ferramentas gratuitas como GCC. Seguindo os passos da indústria, ele suporta descrições de alto nível com comunicação por chamada de funções (TLM ¿ Modelagem em nível de transações ) desde a versão 2.0. Um problema comum quando se está desenvolvendo hardware especializado usando linguagens de descrição de alto nível é a depuração. A utilização das ferramentas existentes como o GDB (GNU Debugger) não é trivial dado que a biblioteca SystemC passa a fazer parte do simulador quando este é compilado. Propomos uma metodologia de depuração baseada em reflexão computacional de módulos SystemC para gerar dicionários que alimentam um módulo capaz de inspecionar e alterar outros módulos em tempo de execução. No presente trabalho, apresentaremos a ARP, a plataforma de referência do ArchC. Seu público alvo são os arquitetos de projetos baseados em plataformas, fornecendo um ambiente para o desenvolvimento de plataformas utilizando simuladores ArchC e os novos usuários, introduzindo o protocolo de comunicação do ArchC, o SystemC e as metodologias relacionadas ao projeto de plataformas / Abstract: Digital systems are becoming more and more complex through the years, putting general purpose processors together with specialized hardware and buses into the same silicon die, due to power, area and performance constraints. In order to deal with this complexity and a short time-to-market, designers are adopting high level hardware descriptions, based on languages such as SystemC. Those descriptions permit early software development and test under a simulated environment, and are also faster to be coded and simulated than low level descriptions. The tradeoff is the loss of simulation precision regarding clock cycles, that can be ignored in early project phases. ArchC is an architecture description language aiming retargetable instruction set simulator generation described in a SystemC like language. The generated simulator is full SystemC compatible and can be compiled with free available tools, as GNU GCC. Following industry path, it supports high level descriptions with Transaction Level Modeling (TLM) communication capabilities since version 2.0. A common problem when developing specialized hardware using high level description languages is debugging. The use of existing tools like GDB (GNU Debugger) is not straightforward since SystemC library becames part of the executable simulator. We propose a new platform debugging methodology based on computational reflection of SystemC modules to generate a dictionary. This dictionary feeds a special SystemC module capable of inspecting and changing attributes of platform modules at run time. In the present work, the ArchC Reference Platform is introduced. It aims the platform based architects, supplying a framework for platform design using ArchC simulators, introducing ArchC communication protocol, SystemC and platform design methodologies / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-15T15:19:14Z (GMT). No. of bitstreams: 1 Klein_FelipeVieira_D.pdf: 3206083 bytes, checksum: c061ecd0ae638bd119cadc4fdfaf309c (MD5) Previous issue date: 2009 / Resumo: O crescente aumento da demanda por funcionalidades agregadas a um mesmo dispositivo, aliado a rígidas restrições de desempenho colocam a dissipação de potência como um dos requisitos mais importantes dentro do fluxo de projeto em CAD/EDA. A constante evolução da tecnologia de semicondutores das 'ultimas décadas tem garantido o aumento da complexidade dos sistemas, que demandam cada vez mais recursos computacionais. Contudo, esta crescente complexidade leva ao aumento do consumo de potência, que tem uma série de efeitos colaterais indesejados, tais como, problemas térmicos e aumento da densidade de potência, comprometendo a confiabilidade do circuito. Desta forma, 'e necessário introduzir soluções para o resfriamento do chip, aumentando seu custo final e seu time-to-market. Além disso, no que diz respeito aos dispositivos portáteis, estes têm sua autonomia reduzida devido aos elevados montantes de energia requeridos para seu funcionamento. As contribuições desta tese englobam dois temas distintos dentro do chamado low-power design. O primeiro tema aborda as técnicas de macromodelagem de potência em RTL. Inicialmente, 'e mostrado que as técnicas convencionais de modelo simples têm limitações intrínsecas que afetam a precisão de suas estimativas. Uma análise quantitativa e qualitativa 'e conduzida, apontando as limitações de diversas técnicas conhecidas, e demonstrando que o uso de uma 'única técnica pode comprometer a qualidade geral das predições. Em seguida, são propostas duas novas técnicas de macromodelagem baseadas em múltiplos modelos, a fim de explorar os pontos fortes de cada modelo individual e otimizar a qualidade das estimativas. Os resultados obtidos com a abordagem proposta revelaram melhorias significativas em relação a abordagem convencional, alcançando resultados 7 vezes superiores para os erros médios, enquanto que os erros máximos foram reduzidos em até 9 vezes. O segundo tema aborda uma 'área que vem recebendo muita atenção com a chegada da era multi-core: o paradigma de programação concorrente conhecido como memória transacional, cujo intuito 'e tornar a tarefa de criar software concorrente mais simples. Embora esta seja uma 'área muito ativa, os pesquisadores têm quase que invariavelmente se concentrado no desempenho das aplicações, negligenciando métricas tais como energia e potência. Este trabalho apresenta uma análise pormenorizada do consumo de energia de uma implementação estado-da-arte de STM (Software Transactional Memory), sendo a primeira do gênero neste contexto. Além disso, uma nova estratégia de gerenciamento de contenção baseada em DVFS (Dynamic Voltage and Frequency Scaling) é proposta, com o intuito de reduzir o consumo de energia de aplicações exibindo alta contenção no barramento / Abstract: The growing demand for features to be included into electronic devices, along with tight performance constraints, make power consumption one of the most important design constraints in the CAD/EDA design flow. The constant evolution of the semiconductor technology, observed in the last decades, has considerably increased the complexity of today's systems, which demand exorbitant computational resources. Unfortunately, the growing complexity leads to a higher power consumption which, in turn, has a number of undesired side effects, such as thermal issues and increased power density, thus compromising the overall circuit reliability. Hence, elaborated cooling solutions are required, increasing its final cost and compromising its time-to-market. Moreover, the large amounts of energy needed by portable devices substantially reduce their battery lifetime. The contributions of this thesis encompass two distinct topics within the so-called low-power design. The first one is related to RTL power macromodeling techniques. It is shown that conventional single-model techniques have intrinsic limitations that affect their accuracy. Then, a quantitative and qualitative analysis is conducted, pinpointing the limitations of several well-known techniques, followed by a demonstration that the adoption of a single technique may compromise the overall quality of the estimates. Subsequently, two novel multi-model power macromodeling techniques are proposed, which exploit the strengths of each single-model technique in order to optimize the accuracy of power estimation. The obtained results revealed substantial improvements in accuracy, which becomes 7 times better for the average errors, while the overall maximum estimation error is divided by 9. The second part of this thesis is related to a topic which is gaining much attention recently in the multi-core era: the concurrent programming paradigm widely known as transactional memory, which aims at making the task of creating concurrent software simpler. Although this is a rather active area, researchers have invariably focused on performance, leaving other metrics such as power and energy unattended. This work presents a detailed power analysis of a state-of-the-art STM (Software Transactional Memory) implementation, being the first one in this context. Moreover, a novel DVFS-based (Dynamic Voltage and Frequency Scaling) contention management strategy is proposed, which reduces the energy consumption by exploiting the slack available in applications displaying high bus contention / Doutorado / Sistemas de Computação / Doutor em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-11T08:21:02Z (GMT). No. of bitstreams: 1 Pimenta_ValdineyAlves_M.pdf: 5178774 bytes, checksum: 75a2335b2db0969f79ae380d7479bff2 (MD5) Previous issue date: 2008 / Resumo: Contrariando as projeções para crescimento da economia mundial, o mercado de semicondutores cresce de forma acelerada, a uma taxa superior a 10% ao ano, movimentando anualmente mais de 270 bilhões de dólares. Acompanhando este crescimento, a importação de componentes eletrônicos pelo Brasil é um dos ítens que mais contribuem negativamente em sua balança comercial, deixando claro que o país não tem atuado de forma econômicamente interessante neste mercado. Um consórcio formado por 8 das principais universidades brasileiras, chamado BrazilIP, foi criado tendo como principal intuito inserir o Brasil no seleto grupo de países produtores de artefatos em semicondutores, em especial, na produção de componentes na forma de propriedade intelectual (IPs). Este grupo tem alcançado considerável sucesso ao longo dos últimos anos e é o foco da presente dissertação. O autor, que participou dos três primeiros anos de vida deste consór.cio, buscou registrar, na forma de método, as propostas, cursos, documentos e experiências ocorridas durante seu envolvimento. São também apresentados casos reais de aplicação da metodologia no desenvolvimento de um decoder de áudio MP3 e um codificador RSA. Uma das intenções deste trabalho é evitar que todo o conhecimento, adquirido e gerado pelo consórcio, se volatilize, além de permitir, através deste registro e exemplos de seu uso, que o método seja facilmente reaplicado em outras instituições de pesquisa. Somando-se a estas contribuições, didáticas e documentais, a dissertação ainda analisa vários pontos, positivos e negativos, sobre sua utilização e pioneirismo, propondo complementações e aprimoramentos / Abstract: Contrary to the projections ofthe worldwide economy's growth rate, the semiconductor market, estimated in 270 billions of dollars, grows over 10% each year. The electronic components market in Brazil has been growing at the same rate and poses a huge payout for the country in this area, leading to efforts in semiconductor training. The Brazil-IP consortium, formed by 8 of the major universities in Brazil, was created to try to insert the .country into the select group of countries that design semiconductors, focusing on intellectual property (IP) market. This group has achieved a considerable success over the past years and the systematization of its methodology is the focus of this dissertation. The contributions of this work are divided into three groups: (1) It registers the methodology in a reproducible way since the proposals, courses, documents and experiences that took place during the fist years were not put together. Since the author participated in the first three years, he is one of the recommended persons to do that. (2) It also exemplifies the methodology with real case studies, MP3 decoder and RSA, which is small enough to be used as first case exercise for new designers to be trained. (3) Finally it comments, makes suggestions and analyses the positive and negative points of the methodology as applied in the Institute of Computing, proposing enhancements and complementation / Mestrado / Sistemas de Computação / Mestre em Ciência da Computação