Denna uppsats har haft examensarbetet “MPLS kontra traditionell IP-routing - enjämförelse av resursåtgång” av Sebastian Viking och Anton Öhlin som stöd. Derasarbete jämförde processoranvändning vid routing med, respektive utan, MPLS.Resultatet påvisade att MPLS gav högre processorbelastning gentemot traditionell IProuting,tvärtemot vad teorin för MPLS säger. På grund av uppenbara motsägelsermellan teori och praktik ämnade detta arbete skapa en hypotes som undersöks deduktivtmed målet att bekräfta dess utsaga: På grund av MPLS, respektive IP:s implementation iunderliggande hårdvaruarkitektur, kommer ingen märkbar skillnad iprocessorbelastning att uppvisas vid tester där en routers uppgift är att förmedla paket.Vi har därför återskapat deras tester för att verifiera äktheten i deras resultat. Resultetfrån våra egna tester visade ingen uppenbar olikhet mellan routingteknikerna IP medCEF, respektive MPLS. Presenterat resultat visar därmed på att hypotesen, som stöds avteknikernas teori, bevisats i praktiken från denna undersökning. / This paper was based on the thesis "MPLS kontra traditionell IP routing - enjämnförelse av resursåtgång" by Sebastian Viking and Anton Öhlin. Their workcompared the CPU usage when performing routing with, and without, MPLS. Theresults demonstrates that MPLS provides higher processor load over traditional IProuting, contrary to the theory of MPLS. Due to the apparent contradictions betweentheory and practice has this work intended to create a hypothesis examined deductivelywith the aim to confirm its statement: Because of MPLS, and IP's, implementation ofthe underlying hardware architecture should no noticeable difference in processor usagebe presentated at tests where a router's job is to convey the package. Therefore, we recreatedtheir tests to confirm the authenticity of their results. The results from the testsin this paper showed no significant difference between IP routing technologies withCEF, and MPLS. Presented results thus confirm the hypothesis supported by thetheories behind the techniques used.

Title from PDF of title page. / Document formatted into pages; contains 93 pages. / Thesis (M.S.Cp.E.)--University of South Florida, 2003. / Includes bibliographical references. / Text (Electronic thesis) in PDF format. / ABSTRACT: The increasing application of cryptographic algorithms to ensure secure communications across virtual networks has led to an ever-growing demand for high performance hardware implementations of the encryption/decryption methods. The inevitable inclusion of the cryptographic algorithms in network communications has led to the development of several encryption standards, one of the prominent ones among which, is the Rijndael, the Advanced Encryption Standard. Rijndael was chosen as the Advanced Encryption Standard (AES) by the National Institute of Standard and Technology (NIST), in October 2000, as a replacement for the Data Encryption Standard (DES). This thesis presents the architecture for the VLSI implementation of the Rijndael, the Advanced Encryption Standard algorithm. Rijndael is an iterated, symmetric block cipher with a variable key length and block length. The block length is fixed at 128 bits by the AES standard [4]. / ABSTRACT: The key length can be designed for 128,192 or 256 bits. The VLSI implementation, presented in this thesis, is based on a feed-back logic and allows a key length specification of 128-bits. The present architecture is implemented in the Electronic Code Book(ECB) mode of operation. The proposed architecture is further optimized for area through resource-sharing between the encryption and decryption modules. The architecture includes a Key-Scheduler module for the forward-key and reverse-key scheduling during encryption and decryption respectively. The subkeys, required for each round of the Rijndael algorithm, are generated in real-time by the Key-Scheduler module by expanding the initial secret key. The proposed architecture is designed using the Custom-Design Layout methodology with the Cadence Virtuoso tools and tested using the Avanti Hspice and the Nanosim CAD tools. / ABSTRACT: Successful implementation of the algorithm using iterativearchitecture resulted in a throughput of 232 Mbits/sec on a 0.35[mu] CMOS technology. Using 0.35[mu] CMOS technology, implementation of the algorithm using pipelining architecture resulted in a throughput of 1.83 Gbits/sec. The performance of this implementation is compared with similar architectures reported in the literature. / System requirements: World Wide Web browser and PDF reader. / Mode of access: World Wide Web.

La recherche tente d'assembler divers fragments de différentes branches mathématiques en un seul corps du savoir mathématique qui est pertinente d'un point de vue de la conception architecturale, comprise dans huit chapitres. Le premier chapitre traite principalement les conséquences philosophiques de cette prise de position entre l'architecture et les mathématiques; expliquant le contexte de leur relation et éclairer la nature esthétique de la recherche. Dans le chapitre deux, nous essayons de préparer la fondation pour les constructions mathématiques, à savoir examiner la relation entre la géométrie et de la perception. Nous expliquons aussi la différence entre les espaces formels et physiques, et nous définissons formellement les notions de base de la spatialité en utilisant la topologie et enfin nous construisons le principal objet géométrique de la recherche, qui est la variété différentiable (en particulier à deux dimensions à savoir la surface). La logique de structuration des constructions mathématiques dans la recherche provient essentiellement de l'approche intuitive de la conception architecturale de définir d'abord une forme de base, puis appliquer des modifications. Par conséquent, nous avons deux parties générales des constructions mathématiques la première est la définition des formes et la deuxième partie est les opérations sur les formes. Dans le chapitre trois, nous donnons une explication de la différence entre nos deux types principaux de définitions de formes à savoir la définition paramétrique et la définition algébrique. Dans le chapitre quatre, nous donnons une explication sur les deux principales techniques de définitions de forme utilisés par les logiciels de CAO à savoir les meshes et les splines (en particulier les NURBS). Ceci est couplé avec une réflexion philosophique sur l'utilisation de logiciels de CAO et de sa relation à la connaissance géométrique, et sur une perspective plus large, la relation entre cette recherche et l'architecture numérique. Dans les trois chapitres suivants, nous définissons trois types d'opérations différentes qui peuvent être appliquées à des formes que nous avons définies, à savoir les opérations algébriques, analytiques et algorithmiques. Comme il ressort de leurs noms, ces opérations correspondent aux différentes branches de la géométrie: la géométrie affine (en particulier euclidienne) et la géométrie projective, puis la géométrie différentielle et enfin la géométrie combinatoire et computationnelle. Dans le chapitre cinq, l'accent est sur les opérations algébriques, nous commençons par expliquer les différents espaces en question et de passer ensuite la notion de la symétrie par lesquels ces différents types de géométrie sont constitués une dans l'autre (cf. programme d'Erlangen). Dans le chapitre six, nous nous concentrons sur la géométrie différentielle (en particulier des courbes et surfaces), avec une variété de résultats analytiques qui permet un large éventail d'outils et techniques de conception. Tous ces résultats sont couplés avec des exemples des conceptions architecturales élaborées à l'aide de ces calculs. Dans le chapitre sept nous déplaçons vers des opérations algorithmiques, qui sont divisés en deux parties: la première partie traite de géométrie combinatoire et computationnelle et la seconde porte sur les méthodes d'optimisation tels que les algorithmes génétiques. Nous concluons finalement la recherche au chapitre huit, dans lequel nous revenons une fois de plus à nos réflexions philosophiques. Nous prenons trois grandes idéologies en architecture à savoir, le fonctionnalisme, la sémiotique et la phénoménologie et essayer de voir comment cette recherche se rapporte aux leurs points de vue

Un bâtiment ne parle pas, mais il communique d'une autre manière des messages qui sont le reflet des idées des architectes. Si l'architecture est un langage, si elle est une " écriture d'idées ", alors comment rendre l'idée visible ? Comment peut-on, dans un sens métaphorique, faire parler un bâtiment ? Nous proposons alors une hypothèse analogique : " Si le bâtiment parlait alors il parlerait chinois ". Cette hypothèse oriente nos recherches vers l'étude des rapports entre langage architectural et langage naturel. À l'intérieur de ce champ interdisciplinaire, l'écriture graphique et idéographique chinoise devient notre objet référentiel. Les caractères chinois unifient la forme et le sens en même temps, ils proposent une figuration des idées fondée sur le système idéographique. De par sa logique combinatoire et ses procédés rhétoriques, le processus de figuration des caractères chinois est un processus de transformation de formes simples vers des formes complexes, passant de significations limitées à des significations riches. Ce processus de conception de caractères montre également une série de schèmes idéographiques qui pourrait constituer un système méthodologique de sémantisation pour la représentation architecturale. Ainsi, l'écriture idéographique et l'écriture architecturale, pris comme deux processus de figuration peuvent parallèlement se comparer, et l'écriture idéographique pourrait proposer un outil conceptuel pour l'écriture architecturale. Il s'agit d'examiner un nouveau modèle linguistique qui pourrait être utile pour la conception de l'architecture contemporaine.

Le thème de recherche abordé dans cette HDR porte sur la conception d'architectures matérielles spécialisées, et sur leur utilisation dans le domaine des systèmes embarqués (par exemple les réseaux de capteurs) et du calcul haute performance (bioinformatique, recherche dans les flux multimédias). Ce thème de recherche est développé sur trois axes interdépendants, brièvement décrits ci-dessous. Tout d'abord la conception de plateformes matérielles de type " systèmes de stockage intelligents " basées sur des technologies de logique programmable. L'objectif est de proposer des systèmes capables de traiter les données à la volée directement en sortie du support de stockage (disque magnétique, mémoire Flash), en utilisant des filtres mis en œuvre sous la forme de coprocesseurs spécialisés. Ce travail à donné lieu à la réalisation de deux prototypes de machines (RDISK et REMIX) ainsi qu'à leur validation sur plusieurs cas d'études. Ensuite, la conception d'accélérateurs matériels spécialisés et massivement parallèles, pour des applications de calcul intensif issues de la bioinformatique et du traitement de données multimédia. Nous nous sommes en particulier intéressés à des algorithmes de recherche de similarités entre séquences, basés sur la notion de profil de Markov (logiciel HMMER), ainsi qu'à des algorithmes de recherche d'images par le contenu. Enfin, les outils d'aide à la conception d'architectures spécialisées à partir de spécifications de haut niveau. Dans ce contexte, nous avons proposé un flot de conception complet pour la conception de nœuds de réseau de capteurs ultra faible consommation. Nous nous sommes également intéressés aux problèmes de génération automatique d'accélérateurs pour nids de boucles, notamment au travers d'un flot de transformation source à source de boucles ciblant en sortie des outils de synthèse de haut niveau " C to hardware ".

L'ère du multi-cœur est arrivée. Les fournisseurs continuent d'ajouter des cœurs aux puces et avec davantage de cœurs, les consommateurs sont persuadés de transformer leurs ordinateurs en plateformes. Cependant, très peu d'applications sont optimisées pour les systèmes multi-cœurs. Il reste difficile de développer efficacement et de façon rentable des applications parallèles. Ces dernières années, de plus en plus de chercheurs dans le domaine de la HPS ont commencé à utiliser les GPU (Graphics Processing Unit, unité de traitement graphique) pour accélérer les applications parallèles. Une GPU est composée de nombreux cœurs plus petits et plus simples que les processeurs de CPU multi-cœurs des ordinateurs de bureau. Il n'est pas difficile d'adapter une application en série à une plateforme GPU. Bien que peu d'efforts soient nécessaires pour adapter de manière fonctionnelle les applications aux GPU, les programmeurs doivent encore passer beaucoup de temps à optimiser leurs applications pour de meilleures performances. Afin de mieux comprendre le résultat des performances et de mieux optimiser les applications de GPU, la communauté GPGPU travaille sur plusieurs thématiques intéressantes. Des modèles de performance analytique sont créés pour aider les développeurs à comprendre le résultat de performance et localiser le goulot d'étranglement. Certains outils de réglage automatique sont conçus pour transformer le modèle d'accès aux données, l'agencement du code, ou explorer automatiquement l'espace de conception. Quelques simulateurs pour applications de GPU sont également lancés. La difficulté évidente pour l'analyse de performance des applications de GPGPU réside dans le fait que l'architecture sous- jacente de la GPU est très peu documentée. La plupart des approches développées jusqu'à présent n'étant pas assez bonnes pour une optimisation efficace des applications du monde réel, et l'architecture des GPU évoluant très rapidement, la communauté a encore besoin de perfectionner les modèles et de développer de nouvelles approches qui permettront aux développeurs de mieux optimiser les applications de GPU. Dans ce travail de thèse, nous avons principalement travaillé sur deux aspects de l'analyse de performance des GPU. En premier lieu, nous avons étudié comment mieux estimer les performances des GPU à travers une approche analytique. Nous souhaitons élaborer une approche suffisamment simple pour être utilisée par les développeurs, et permettant de mieux visualiser les résultats de performance. En second lieu, nous tentons d'élaborer une approche permettant d'estimer la limite de performance supérieure d'une application dans certaines architectures de GPU, et d'orienter l'optimisation des performances.

Este trabalho apresenta uma análise dos principais algoritmos de poligonização de isosuperfícies na GPU. O resultado desta análise mostra tanto como a GPU pode ser modificada para oferecer suporte a este tipo de algoritmo quanto como os algoritmos podem ser modificados para se adaptar as características das GPUs atuais. As técnicas usadas em versões de GPU do Marching Cubes são extendidas e uma poligonização com menos artefatos é gerada. São propostas versões paralelas do Dual Contouring e do Macet, algoritmos que melhoram a aproximação e a forma das malhas de triângulos, respectivamente. Ambas técnicas extraem isosuperfícies a partir de grandes volumes de dados em menos de um segundo, superando versões de CPU em até duas ordens de grandeza. As contribuições desse trabalho incluem uma versão orientada a tabelas do Dual Contouring (DC) para grids estruturados. A tabela é utilizada na especificação da topologia dos quadriláteros, que ajuda a implementação e a eficiência de cache em cenários paralelos. A tabela é adequada para a expansão de streams na GPU em ambos geometry shader e Histogram Pyramids. Além disso, nossa versão de aproximação de características das isosuperfícies é mais simples que a Decomposição de Valores Singulares e também que a Decomposição QR. O posicionamento dos vértices não requer uma diagonalização de matrizes. Ao invés disso, usa-se uma simples interpolação trilinear. Afim de avaliar a eficiência das técnicas apresentadas neste trabalho, comparamos nossas técnicas com versões do Marching Cubes na GPU do estado da arte. Também incluímos uma análise detalhada da arquitetura de GPU para a extração de isosuperfícies, usando ferramentas de avaliação de desempenho da indústria. Essa análise apresenta os gargalos das placas gráficas na extração de isosuperfícies e ajuda na avaliação de possíveis soluções para as GPUs das próximas gerações.

Este trabalho apresenta uma análise dos principais algoritmos de poligonização de isosuperfícies na GPU. O resultado desta análise mostra tanto como a GPU pode ser modificada para oferecer suporte a este tipo de algoritmo quanto como os algoritmos podem ser modificados para se adaptar as características das GPUs atuais. As técnicas usadas em versões de GPU do Marching Cubes são extendidas e uma poligonização com menos artefatos é gerada. São propostas versões paralelas do Dual Contouring e do Macet, algoritmos que melhoram a aproximação e a forma das malhas de triângulos, respectivamente. Ambas técnicas extraem isosuperfícies a partir de grandes volumes de dados em menos de um segundo, superando versões de CPU em até duas ordens de grandeza. As contribuições desse trabalho incluem uma versão orientada a tabelas do Dual Contouring (DC) para grids estruturados. A tabela é utilizada na especificação da topologia dos quadriláteros, que ajuda a implementação e a eficiência de cache em cenários paralelos. A tabela é adequada para a expansão de streams na GPU em ambos geometry shader e Histogram Pyramids. Além disso, nossa versão de aproximação de características das isosuperfícies é mais simples que a Decomposição de Valores Singulares e também que a Decomposição QR. O posicionamento dos vértices não requer uma diagonalização de matrizes. Ao invés disso, usa-se uma simples interpolação trilinear. Afim de avaliar a eficiência das técnicas apresentadas neste trabalho, comparamos nossas técnicas com versões do Marching Cubes na GPU do estado da arte. Também incluímos uma análise detalhada da arquitetura de GPU para a extração de isosuperfícies, usando ferramentas de avaliação de desempenho da indústria. Essa análise apresenta os gargalos das placas gráficas na extração de isosuperfícies e ajuda na avaliação de possíveis soluções para as GPUs das próximas gerações.

Les turbo codes sont une classe de codes correcteurs d’erreurs approchant la limite théorique de capacité formulée par Claude Shannon. Conjointement à leurs excellentes performances de décodage, la complexité calculatoire modérée des turbo décodeurs a permis leur inclusion dans de nombreux standards de communications numériques. Une des métriques permettant la caractérisation de codes correcteurs d’erreurs est l’évolution du taux d’erreurs binaires en fonction du rapport signal sur bruit. Dans le cadre des turbo codes, une courbe de performance de décodage comprend deux zones principales.Dans la première zone, une faible amélioration de la qualité du canal de transmission entraîne de grandes améliorations au niveau des performances de décodage. En revanche dans la seconde, une amélioration de cette qualité ne résulte qu’en une amélioration marginale des performances de décodage. Cette seconde région est nommée zone du plancher d’erreurs. Elle peut empêcher l’utilisation de turbo codes dans des contextes nécessitant de très faibles taux d’erreurs. C’est pourquoi la communauté scientifique a proposé différentes optimisations favorisant la construction de turbo codes atténuant ce plancher d’erreurs. Cependant, ces approches ne peuvent être considérées pour des turbocodes déjà standardisés. Dans ce contexte, cette thèse adresse le problème de la réduction du plancher d’erreurs en s’interdisant de modifier la chaîne de communications numériques du côté de l’émetteur.Pour ce faire, un état de l’art de méthodes de post-traitement de décodage est dressé pour les turbo codes. Il apparaît que les solutions efficaces sont coûteuses à mettre en oeuvre car elles nécessitent une multiplication des ressources calculatoires ou impactent fortement la latence globale de décodage.Dans un premier temps, deux algorithmes basés sur une supervision de l’évolution de métriques internes aux décodeurs, sont proposés. L’un deux permet d’augmenter la convergence du turbo décodeur. L’autre ne permet qu’une réduction marginale du plancher d’erreurs. Dans un second temps, il est observé que dans la zone du plancher d’erreurs, les trames décodées par le turbo décodeur sont très proches du mot de code originellement transmis. Ceci est démontré par une proposition de prédiction analytique de la distribution du nombre d’erreurs binaires par trame erronée. Cette dernière est réalisée grâce au spectre de distance du turbo code. Puisque ces erreurs binaires responsables du plancher d’erreurs sont peu nombreuses, une métrique permettant de les identifier est mise en oeuvre. Ceci mène alors à l’établissement d’un algorithme de décodage permettant de corriger des erreurs résiduelles. Cet algorithme, appelé algorithme Flip-and-Check se base sur un principe de création de mots candidats et de vérifications successives parun code détecteur d’erreurs. Grâce à cet algorithme de décodage, un abaissement du plancher d’erreurs d’un ordre de grandeur est obtenu pour les turbo codes de différents standards (LTE, CCSDS, DVB-RCS et DVB-RCS2), ce, tout en conservant une complexité calculatoire raisonnable.Finalement, une architecture matérielle de décodage implémentant l’algorithme Flipand-Check est présentée. Une étude préalable de l’impact des différents paramètres de l’algorithme est menée. Elle aboutit à la définition de valeurs optimales pour certains de ces paramètres. D’autres sont à adapter en fonction des gains visés en terme de performances de décodage. Cette architecture démontre alors la possible intégration de cet algorithme aux turbo décodeurs existants ; permettant alors d’abaisser le plancher d’erreurs des différents turbo codes présents dans les différents standards de télécommunication. / Since their introduction in the 90’s, turbo codes are considered as one of the most powerful error-correcting code. Thanks to their excellent trade-off between computational complexity and decoding performance, they were chosen in many communication standards. One way to characterize error-correcting codes is the evolution of the bit error rate as a function of signal-to-noise ratio (SNR). The turbo code error rate performance is divided in two different regions : the waterfall region and the error floor region. In the waterfall region, a slight increase in SNR results in a significant drop in error rate. In the error floor region, the error rate performance is only slightly improved as the SNR grows. This error floor can prevent turbo codes from being used in applications with low error rates requirements. Therefore various constructions optimizations that lower the error floor of turbo codes has been proposed in recent years by scientific community. However, these approaches can not be considered for already standardized turbo codes.This thesis addresses the problem of lowering the error floor of turbo codes without allowing any modification of the digital communication chain at the transmitter side. For this purpose, the state-of-the-art post-processing decoding method for turbo codes is detailed. It appears that efficient solutions are expensive to implement due to the required multiplication of computational resources or can strongly impact the overall decoding latency. Firstly, two decoding algorithms based on the monitoring of decoder’s internal metrics are proposed. The waterfall region is enhanced by the first algorithm. However, the second one marginally lowers the error floor. Then, the study shows that in the error floor region, frames decoded by the turbo decoder are really close to the word originally transmitted. This is demonstrated by a proposition of an analytical prediction of the distribution of the number of bits in errors per erroneous frame. This prediction rests on the distance spectrum of turbo codes. Since the appearance of error floor region is due to only few bits in errors, an identification metric is proposed. This lead to the proposal of an algorithm that can correct residual errors. This algorithm, called Flip-and-Check, rests on the generation of candidate words, followed by verification according to an error-detecting code. Thanks to this decoding algorithm, the error floor of turbo codes encountered in different standards (LTE, CCSDS, DVB-RCS and DVB-RCS2) is lowered by one order of magnitude. This performance improvement is obtained without considering an important computational complexity overhead. Finally, a hardware decoding architecture implementing the Flip-and-Check algorithm is presented. A preliminary study of the impact of the different parameters of this algorithm is carried out. It leads to the definition of optimal values for some of these parameters. Others has to be adapted according to the gains targeted in terms of decoding performance. The possible integration of this algorithm along with existing turbo decoders is demonstrated thanks to this hardware architecture. This therefore enables the lowering of the error floors of standardized turbo codes.

Orientadores: Sandro Rigo, Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-17T16:52:44Z (GMT). No. of bitstreams: 1 Faveri_RodrigoRichardCantos_M.pdf: 2472151 bytes, checksum: 93bf01477c1e5bef38efd314232f9a69 (MD5) Previous issue date: 2010 / Resumo: SystemC é uma linguagem de desenvolvimento de sistemas de hardware como, por exemplo, os modelos arquiteturais SoC (Systems-on-Chip) e, em conjunto com a biblioteca e metodologia TLM (Transacüon Levei Modeling), oferece a infraestrutura de simulação necessária capaz de realizar a simulação de software e hardware rapidamente em um alto nível de abstração. O seu núcleo de simulação foi construído como uma cadeia de threads, que são executadas uma por vez. Sendo assim, essa modelagem do núcleo de simulação do SystemC não é capaz de se beneficiar dos recursos oferecidos pelos novos processadores com mais de um núcleo de processamento, para obter ganhos de desempenho de simulação. Com o aumento da complexidade dos projetos de circuitos eletrônicos e a diminuição dos prazos para que um produto de SoC se torne comercial, o desempenho das simulações se tornou essencial. No presente trabalho, apresenta uma nova versão do SystemC capaz de executar em processadores multinúcleos com ganhos de desempenho de 2,üx à 22,029x à versão original em máquinas de 4 e 12 núcleos de processamento simulando plataformas contendo de 4 a 64 threads. Além disso, também foram realizadas mudanças nas interfaces TLM, para que a sincronização dos processos paralelos seja independente dos eventos hoje presentes no SystemC e, devido às alterações no núcleo de simulação do SystemC, a linguagem de descrição de arquitetura ArchC também foi adaptada para conseguir executar em um ambiente paralelo de simulação / Abstract: SystemC is a modeling language for development of hardware systems, such SoCs (Systems-on-Chip) architectural models, and integrated with the methodology and library TLM (Transaction Level Modeling), it offers the required simulation platform infrastructure capable to simulate software and hardware in a fast way at different abstration levels. However, its single thread simulation kernel prevents it from utilizing the potential computing power of multi-core machines to speed up the simulation. With the complexity and the functionality of new circuits and applications size increasing and the time-to-market becoming shorter, the simulation speed-up is essential. In the present work, we introduce a new SystemC version, able to perform in multi-core machines and, consequently, with performance gains of 2.Ox to 22.029x to the original version on machines with 4 and 12 cores simulating platforms with 4 to 64 threads. Furthermore, changes were made on the TLM interfaces for parallel process can synchronize independently of SystemC events, and because the changes in the SystemC simulation kernel, Archc also had to be adapted for execute in a parallel simulation environment / Mestrado / Mestre em Ciência da Computação