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Les travaux présentés dans cette habilitation sont le fruit d'une partie des recherches effectuées au sein du groupe CIS du laboratoire TIMA. Ils se sont focalisés sur des techniques « alternatives » de conception des systèmes intégrés et de traitement de l'information. Ces recherches ont mis en évidence la pertinence de l'approche asynchrone dans bien des domaines. Les techniques asynchrones permettent, par exemple, de concevoir des dispositifs de synchronisation sûrs, de sécuriser les circuits de chiffrement contre les attaques par canaux cachés mais aussi de concevoir plus aisément dans les technologies décananométriques où les problèmes liés aux variations de procédés de fabrication, les faibles tensions d'alimentation et la consommation statique sont devenus des enjeux délicats à traiter. La formalisation des méthodes de conception asynchrone a également permis de concevoir des outils de synthèse pour des circuits quasi-insensibles au délais et micropipelines. Enfin, une nouvelle approche pour le traitement du signal, se mariant bien avec la logique asynchrone qui est par essence évènementielle, est proposée. Les recherches démontrent notamment les bénéfices que l'on peut tirer d'un échantillonnage non uniforme pour réduire d'un à deux ordres de grandeur la consommation d'un système intégré en traitement du signal.

Les circuits VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) occupent une grande place dans le monde des semi-conducteurs. Leur complexi?cation croissante est due à la demande de plus en plus fortes des grands domaines d’application, de la micro-informatique au spatial. Cependant, la complexité engendre de nombreux défauts que l’on doit prévoir ou détecter et analyser de manière à ne pas les voir se multiplier. De nombreuses techniques d’analyse de défaillance ont été développées et sont toujours largement utilisées dans les laboratoires. Cependant, nous nous sommes attachés à intégrer une nouvelle approche au processus de défaillance : la simulation de fautes dans les circuits VLSI et ULSI de technologie CMOS. Ce type d’approche permet d’aborder une analyse plus rapidement plus facilement, mais joue également un rôle prédictif de défaut dans les structures de transistors MOS. / VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) take the most important place in semi-conductor domain. Their complexi?cation is growing and is due to the bigger and bigger request from the manufacturers such as automotive domain or space application. However, this complexicity generates a lot of defects inside the components. We need to predict or to detect and analyze these defects in order to stop these phenomena. Lot of failure analyzis techniques were developped inside the laboratories and are still used. Nevertheless, we developped a new approach for failure analysis process : the faults simulation for CMOS integrated circuits. This particular kind of approach allows us to reach the analysis in more e?ective and easier way than usual. But the simulations play a predictive role for structures of MOS transistors.

Durant la dernière décennie, la miniaturisation des technologies de semi-conducteurs et de l’intégration à grande échelle a donné lieu à la conception de systèmes complexes, notamment l’intégration de plusieurs milliards de transistors sur un même die. Cette tendance pose de nombreux défis de fabrication et de fiabilité tels que la dissipation de puissance, la variabilité technologique et la polyvalence des applications. Les problèmes de fiabilité, représentées par la présence de points chauds thermiques peuvent accélérer la dégradation des transistors, et par conséquent réduire la durée de vie des puces, également appelée "vieillissement". Afin de relever ces défis, de nouvelles solutions sont nécessaires, basées notamment sur des systèmes auto-adaptatifs. Ces systèmes sont principalement composées d’une boucle de contrôle avec trois processus : (i) la surveillance, qui est chargée d’observer l’état du système, (ii) la prise de décision, qui analyse les informations collectées et prend des décisions pour optimiser le comportement du système et (iii) l’action qui ajuste les paramètres du système en conséquence. Cependant, une adaptation dépendre de façon critique sur le processus de suivi qui devrait fournir une estimation précise sur l’état du système de façon rentable. Dans cette thèse, nous étudions d’abord le suivi de la consommation d’énergie. Nous développons une méthode basée sur plusieurs algorithmes de fouille de données "data mining", pour surveiller l’activité de commutation sur quelques signaux pertinents sélectionnés au niveau RTL. La méthode proposée se compose d’un flot générique qui peut être utilisé pour modéliser la consommation d’énergie pour n’importe quel circuit RTL sur n’importe quelle technologie. Deuxièmement, nous améliorons le flot proposé pour estimer le comportement thermique globale de puce et de développer une nouvelle technique de placement des capteurs thermique sur puce. Les algorithmes proposés choisissent systématiquement le meilleur compromis entre la précision de l’observation et le coût représenté par le nombre de capteurs intégrés sur puce. La surface de la puce est décomposée en plusieurs zones thermiquement homogènes.Outre la partie conception, les systèmes embarqués modernes intègrent des capteurs matériels (analogiques ou numériques) qui peuvent être utilisés pour surveiller l’état du système. Ces méthodes industrielles sont généralement très coûteuses et nécessitent un grand nombre d’unités pour produire des informations précises avec une résolution à grain fin. Une solution alternative pour fournir une estimation précise de l’état du système est réalisée avec un ensemble de compteurs de performance qui peut être configuré pour effectuer le suivi des événements logiques à différents niveaux. Dans ce cas, nous proposons un nouvel algorithme pour la sélection des événements performance pertinents à partir des ressources locales, partagées et système. Nous proposons ensuite une implémentation d'un algorithme d'estimation basé sur un réseau neuronal. La méthode proposée est robuste contre les variations de température extérieure. En outre, estimation thermique est aussi peut être réalisé en utilisant les événements logiques actuelles et historiques, et la précision est évaluée sur la base de la profondeur dans le passé.Enfin, une fois la méthode de suivi et la cible définies et le système est configuré, la méthode de surveillance doit être utilisée au moment de "Run-time". Nous avons mis en place une boucle d’adaptation complète, avec un suivi dynamique de l’état du système afin atteindre une meilleure efficacité énergétique. / Over the last decade, the miniaturization of semiconductor technologies and the large-scale integration has given rise to complex system design, including the integration of several billions of transistors on a single die. This trend poses many manufacturing and reliability challenges such as power dissipation, technological variability and application versatility. The reliability issues represented by the presence of thermal hotspots can accelerate the degradation of the transistors, and consequently reduce the chip lifetime, also referred to as “aging”. In order to address these challenges, new solutions are required, based in particular on self-adaptive systems. Such systems are mainly composed of a control loop with three processes: (i) the monitoring, which is responsible for observing the state of the system, (ii) the diagnosis, which analyzes the information collected and makes decisions to optimize the behavior of the system, and (iii) the action that adjusts the system parameters accordingly. However, effective adaptations depend critically on the monitoring process that should provide an accurate estimation about the system state in a cost-effective manner. In this thesis, we firstly investigate the monitoring of the power consumption. We develop a method, based on several data mining algorithm, to monitor the toggling activity on a few relevant signals selected at the RTL level. The proposed method consists of a generic flow that can be used to model the power consumption for any RTL circuit on any technology. Secondly, we improve the proposed flow by estimating the overall chip thermal behavior and developing a new technique of on-die thermal sensor placement. The proposed algorithms systematically choose the best trade-off between accuracy and overhead. The surface of the chip is decomposed into several thermally homogeneous regions.Besides the design part, modern embedded systems integrates hardware sensors (analog or digital) that can be used to monitor the system’s state. These industrial methods are usually very expensive, and require a large number of units to produce precise information at a fine-grained resolution. An alternative solution to provide an accurate estimation of system’s state is achieved with a set of performance counters that can be configured to track logical events at different levels. To this end, we propose a novel algorithm for the selection of the relevant performance events from the local, shared and system resources. We propose then an implementation of a neural network based estimation algorithm. The proposed method is robust against the external temperature variations. Furthermore, thermal estimation is also can be achieved using the current and historic logical events, and the accuracy is evaluated on the basis of the depth in the past.Finally, once the tracking method and target are defined and the system is configured, the monitoring method should be used at “Run-time”. We implemented a complete adaptation loop, with a dynamic monitoring of the system’s state in order to achieve better energy efficiency.

De nos jours, le LASER reste l'outil le plus efficace et le plus utilisé pour injecter des fautes au sein des micro-contrôleurs sécurisés modernes. Parmi ses principaux avantages nous pouvons citer ses fortes résolutions spatiale et temporelle. Ces avantages ne sont toutefois accessibles qu'au prix d'investissements conséquents en temps et argent avec un coût oscillant entre deux et quatre centaines de milliers d'euros selon la qualité du LASER.Outre ces aspects financiers, la publication par les scientifiques, ainsi que l'intégration par les fabricants de cartes à puce, de contre-mesures efficaces, comme les détecteurs de lumière, ont incité aux développements de techniques d'injection de fautes alternatives et à coûts plus modérés. Parmi ces techniques alternatives, nous trouvons les techniques d'injection de faute(s) par médium électromagnétique qui permettent de perturber le comportement des circuits. C'est dans ce contexte que cette thèse présente les principaux effets de ce type d'injection de fautes en procédant à une première décomposition face avant face arrière, puis à une seconde lié à la forme du signal perturbateur utilisé (harmonique ou pulsé). Nous avons ainsi pu mettre en exergue des effets de coulage avec les lignes de métallisations mais aussi des effets de Forward sur le circuit cible. / Nowadays, LASER remains the tool the most effective and most used to inject faults within the modern secure microcontrollers. Among its main advantages we can quote its strong spatial and temporal resolutions. These advantages are however accessible only to the price of consequent investments in time and money with a cost oscillating between two and four hundreds of thousand euro according to the quality of the LASER. Besides these financial aspects, the publication by scientists, as well as the integration by the manufacturers of smart cards, effective countermeasures, as light detectors, incited to the development of alternative faults injection techniques with moderate costs. Among these alternative techniques, we find the electromagnetic fault injection techniques which allow perturbing the behavior of circuits. It is in this context that this thesis presents the main effects of this kind of fault injection by proceeding to a first decomposition in front side and back side, then in one second bound to the shape of the disturbing signal (harmonic or pulsed) used. So, we highlight coupling effects with metals lines but also a Forward effect on the target circuit.

De nos jours, de plus en plus de circuits électroniques sont utilisés pour des usages critiques, tels le paiement ou l’identification. Ces circuits peuvent ainsi susciter l’intérêt de personnes malveillantes. Parmi toutes les méthodes permettant d’obtenir les clés de chiffrement, l’illumination du circuit à l'aide d'un laser est une des méthodes particulièrement efficace. Il est donc important de pouvoir prémunir les circuits sécurisés de ces attaques. Cependant, afin de tester la résistance du circuit face à l’injection laser, il est nécessaire de réaliser des injections sur celui-ci. Si le circuit ne correspond pas aux exigences sécuritaires, il est donc nécessaire de le modifier, ce qui induit un coût important en termes de temps de conception et de coût de fabrication. Afin de prédire l’effet de l’illumination laser et donc éviter ce surcoût, des simulateurs et des modèles électriques modélisant l’effet d’une illumination laser ont été développé.Dans un premier temps, nous décrivons le phénomène physique lié à l’injection laser (effet photoélectrique) qui conduit à la génération de faute dans le circuit. Puis nous donnons une description des premiers modèles électriques de simulation d’injection laser, utilisant des sources de courant afin de représenter l’effet de l’illumination dans le silicium.Ensuite, nous présentons une mise en pratique d’attaques sur un crypto processeur implémentant un AES 128. Cette expérience a permis de comparer les deux méthodes d’injections possibles avec un laser, l’injection par la face avant et par la face arrière. Il ressort de cette comparaison que la cible et le matériel d’injection à disposition sont un élément important dans le choix de la méthode d’injection. En effet, il est possible pour certains circuit d’obtenir plus de fautes exploitables (mono-bit ou mono-octet) en injectant par la face avant avec un faisceau large que par la face arrière avec un faisceau aussi large. Cet effet s’explique par un filtrage des lignes de métaux, présentes au-dessus du silicium, qui ont pour effet de réduire la zone de silicium illuminée.Nous nous intéressons ensuite à la validité des modèles électriques d’injection laser pour les technologies les plus récentes. Nous avons donc développé des nouveaux modèles sur les technologies bulk et CMOS Fully Depleted Silicon On Insulator (FDSOI). De par sa structure, le transistor CMOS FDSOI semble à priori plus résistant à l’injection laser que le transistor CMOS bulk. Cette observation est validée par l’expérience.Finalement, nous réalisons des injections sur un élément de mémorisation (chaîne de bascules DFF). Ces expériences ont montré que malgré la plus grande résistance d’une technologie CMOS FDSOI très récentes, il est possible d’injecter des fautes dans les bascules. Avec un faisceau laser d’un micromètre, pour cette bascule, il est même possible suivant la zone d’injection de choisir le type de faute injectée. Malgré le fait que l’injection soit toujours possible pour ces technologies, la technologie CMOS FDSOI est plus résistante car la différence entre le seuil énergétique d’injection de faute et de casse est plus faible et aussi par l’effet d’une « casse » lors de plusieurs injections successives.En conclusion, les travaux précédents ont permis de mettre à jour et de développer de nouveaux modèles électriques d’injection laser pour des technologies CMOS bulk et FDSOI très récentes et de comparer ces deux technologies face à l’injection laser. Il en ressort que malgré une injection de faute encore possible pour ces deux technologies, l’injection est plus difficile lorsque le circuit est implanté en technologie CMOS FDSOI. / Nowadays, more and more microelectronic circuits are used for critical purposes, such as payment or identification. Then those circuit sparked interest form attackers. Among the different ways to retrieve the cipher key, laser illumination is a very efficient one. Thereby, the protection of the circuit against these attacks becomes an important point for designers. However, to determine the resistance of a circuit against laser injection, laser illumination has to be performed. If the circuit do not match the security requirement, it has to be changed, which represent a large cost in terms of design time and fabrication cost. In order to predict the effect of a laser injection, electrical model and simulator have been developed.First, a description of the physical phenomenon (photoelectric effect), which leads to the fault injection in the circuit, is given. Then a description of the first electrical model developed using current sources to model the illumination effect.Then, a practical attack is performed on a crypto processor implanting the AES algorithm. This experimentation allows us to compare the two ways of laser injections, injection from the front side or the back side of the circuit. It comes out that the best way of injection depends on the circuit aimed and the laser bench at disposal of the attacker. Indeed, on the studied circuit, better exploitable fault can be injected, from the front side injection with a large laser spot than from the back side with the same laser spot size. This result can be explained by the effect of the metal lines above the circuit, which reduce the area of illuminated silicon.We discuss then about the validity of the electrical model for more recent technology nodes. Thus a new electrical model is developed for more recent CMOS bulk and Fully Depleted Silicon On Insulator (FDSOI) technologies. From its transistor structure, the CMOS FDSOI technology seems to be more resistant to laser injection than the CMOS bulk technology. This observation is confirmed by experimentation.Finally, we perform laser injection on a memory element (here a flip-flop chain). These experimentations show that even if the CMOS FDSOI technology seems to be more resistant, fault can be injected. With a one micro meter laser spot, the attacker can inject the wanted fault type in the flip-flop (bit set or bit reset) on 28nm CMOS bulk and FDSOI technologies. Even if, the fault injection is still possible, from the attacker point of view, fault injection is more difficult in a circuit using the CMOS 28nm FDSOI technology than the CMOS 28nm bulk one. Indeed, the gap between the fault injection threshold and the breaking threshold is narrower for the FDSOI than the bulk. Moreover, a breaking phenomenon has been observed in the FDSOI technology when multiple laser shot are performed in the same place.To conclude, the previous work allows updating and developed a new electrical model for the recent CMOS bulk and FDSOI technology under illumination, to compare those technologies against laser illumination. It comes out, that even if fault injection is possible for both technologies, the practical attack is more difficult to achieve on a CMOS FDSOI circuit.

La complexité et le peu d'accessibilité des équipements numériques rend de plus en plus difficiles les taches de vérification et de dépannage de ces équipements. Pour pallier ces problèmes, des outils ont été définis pour traiter des niveaux de description élevés contournant ainsi la complexité intrinsèque des descriptions de bas niveau. Dans ce mémoire, nous nous sommes intéressés a la définition d'un outil d'analyse de testabilité qui permette de prendre en compte des circuits, cartes ou systèmes décrits en langage vhdl. L'objectif est de pouvoir traiter des équipements asynchrones décrits par leur comportement aussi bien que par leur hiérarchie. L'analyse de testabilité se base sur la représentation des transferts d'information et permet, d'une part de déterminer une spécification fonctionnelle du programme de test et, d'autre part, de calculer des mesures de testabilité exprimées par une mesure de contrôlabilité et une mesure d'observabilité. Dans cette thèse nous présentons, tout d'abord, la compilation de programmes vhdl comportementaux sous forme de modèles de transfert d'information. Nous définissons la notion de capacité d'information dynamique qui permet de calculer des mesures de testabilité significatives même dans une certaine classe de cycles séquentiels. Ici sont abordes les problèmes de simplification et d'optimisation des graphes déduits d'une description comportementale. Par le biais de la définition d'une bibliothèque nous avons apporte une solution au probleme de la concaténation de graphes de transfert d'information pour compiler les descriptions hiérarchiques. Des expérimentations sur des exemples réels de circuits ont montre que les optimisations apportent une accélération des traitements d'analyse de testabilité ainsi que la pertinence de ce type de modélisation pour cerner a priori les problèmes de test

L'objet de cette thèse est la conception d'outils pour l'automatisation du processus de conception d'outils pour l'automatisation du processus de conception des circuits intégrés. Ces outils sont appelés compilateurs de silicium. Le premier chapitre décrit brièvement le contexte de cette thèse. Le second chapitre est une introduction générale a la compilation de silicium. La deuxième partie de la thèse est consacrée aux compilateurs de comportements, ils permettent de générer l'architecture d'un circuit en partant de sa description comportementale. Les techniques mises en œuvre par ces compilateurs sont discutées dans le troisième chapitre. Le quatrième chapitre présente le compilateur de silicium Syco. Syco permet de générer la description physique d'un circuit en partant de sa description comportementale. Le processus de compilation a été simplifie par l'utilisation d'un certain nombre de modelès pre-definis. Les circuits générés sont composes d'une partie opérative parallèle et d'une partie contrôle hiérarchique

L'environnement radiatif spatial provoque des anomalies dans les systèmes informatiques embarques. Il est donc primordial de définir des stratégies de qualification permettant le choix du circuit le moins vulnérable. Le phénomène dit d'Upset est l'un des effets du rayonnement le plus critique pour les circuits intégrés. Les différentes stratégies de test d'Upset sont passées en revue, dans le cas des circuits intégrés programmables. Un équipement expérimental de test a été développé et une methode de test a été appliquée a des circuits candidats a des applications spatiales. Les tests aux ions lourds ont été réalisés a l'aide de différents simulateurs d'ions lourds (source de californium, cyclotron, synchrotron), validant ainsi le matériel et l'approche développes et donnant des indications sur l'efficacité de ces simulations

Un algorithme récurrent de la phase de reconnaissance d'un réseau mono couches de Hopfield a été implante. Le problème lie à l'interconnexion complète des neurones a été implantée sur une architecture systolique 2d ou chaque processeur représente une interaction neurone/neurone. Un circuit intégré de 16 neurones, soit 256 synapses, a été réalisé en technologie CMOS. Un tel circuit permet d'effectuer plus d'un demi milliard d'opérations synaptiques par seconde