De nombreuses applications ont émergées ses dernières années pour les gammes de fréquences millimétriques (le radar, l’imagerie, les communications inter-satellitaire ou à faible distance/haut débits,…). Pour ce type d’applications, le silicium est longtemps resté en retrait, du fait de ses performances limitées par rapport aux composants III-V. Dans le contexte du projet Européen DotFive, plusieurs entreprises et laboratoires (STMicroelectronics, Infineon, IMEC, IHP, Dresden University,….) ont pour ambition la production de composants en technologie silicium proposant des fréquences maximales supérieures à 0.5 THz d’ici à 2013. Dans ce contexte STMicroelectronics a récemment publié des résultats sur des composants montrant une fréquence FMAX> 400 GHz, l’état de l’art se situant aujourd’hui à 0.5 THz (toujours dans le contexte du projet DotFive). Le silicium semble donc aujourd’hui en bonne voie pour rattraper son retard et répondre aux besoins pour les applications millimétriques. L’intérêt du Silicium étant principalement de pouvoir proposer des applications grand public, bas coût et de pouvoir intégrer les fonctions digitales et RF sur une même puce. Toutefois, les performances de cette technologie, notamment dans le domaine du non linéaire sont peu connue en gamme millimétrique. Pour pouvoir étudier ces performances, il est nécessaire d’avoir les bancs de mesures en gamme millimétrique. L’I.E.M.N. et STMicroelectronics n’étant équipés dans le domaine non linéaire que jusque 40 GHz (18 GHz pour STMicroelectronics). La problématique de cette thèse consistera donc à repousser les limites de la mesure de puissance jusqu’à 200 GHz.D’abord, un banc de mesure load-pull en bande W (75 GHz-110 GHz) sera mis en place. L’extraction du paramètre S11 en non linéaire permettra d’obtenir une très bonne précision du banc. Du fait de l’indisponibilité de tuners précis et offrant une bonne répétabilité en bande G (140 GHz-220 GHz) et des pertes importantes des sondes dans cette même bande de fréquence, l’utilisation de tuners intégrés sera envisagée, permettant ainsi de générer de forts coefficients de réflexion en sortie du dispositif. Ces tuners d’impédance devront répondre à un cahier des charge définit en terme de couverture et de linéarité. De plus, la difficulté de trouver des systèmes de mesure de puissance rapide et précis dans cette bande de fréquence nous amènera à développer un prototype de détection en utilisant une technologie III-V. Puis, l’ensemble des bancs étant mis en place, les performances des composants seront étudiées et les principales limitations physiques (thermique, ionisation,…) intervenant sur la puissance seront évaluées grâce à des mesures allant du DC jusque 200 GHz. Nous verrons que cette technologie offre une densité de puissance très intéressante et permettra ainsi de répondre à de nombreuses applications. C’est travaux de thèse sont réalisés dans le cadre d’une thèse CIFRE avec l’IEMN et STMicroelectronics. / Many applications are emerging at millimeter wave frequencies (radar, imaging, satellite or point to point communications). The ‘DotFive’ project gather industries and laboratories working in microelectronics field (STMicroelectronics, Infineon, IMEC, IHP, Dresden University,.) with the aim to product silicon devices with fMAX>500 GHz for year 2013. In this context, STMicroelectronics recently published results on SiGe HBT showing fMAX>400 GHz. The state of the art in this field is 0.5 THz (Dotfive). Thanks to these high performances, silicon technology seems to be a good challenger for millimeter wave applications. Main advantages of this technology are its ability to propose low cost production and the capability to integrate digital and radiofrequency applications on a single chip. However, non linear performances of the silicon technology have never been studied at millimeter wave frequencies. To this aim, non linear test bench are needed. Before this PhD, I.E.M.N. and STMicroelectronics were limited to 40 GHz. Thus, the goal of this thesis focus on the development of load pull test bench up to 220 GHz. First a W band (75 GHz-110 GHz) load pull test bench has been developed. The main innovation is the ability to extract non linear S11 parameter, in order to obtain an extremely high precision. Then, a G band load pull test bench has been developed with integrated impedance tuner for load impedance variation. The use of integrated impedance tuner was justified by unavailability of external tuner and the high probe losses at these frequencies. The designed integrated tuners have to respect fixed specifications for covered smith chart area and linearity. Due to the difficulty to find fast power measurement devices, we also developed a diode detector on III-V technology.These previously developed test bench allow studies on non linear behavior of CMOS and BiCMOS devices and on the mains physical effects (thermal effect, breakdown,…) which limit power performances from DC to 200 GHz. We will see that BiCMOS technology offer state of the art power density measured at 94 GHz. Finally, integration of a complete load pull test bench on silicon wafer is envisaged. This work have been done for the common laboratory I.E.M.N./STMicroelectronics.

Aujourd’hui, l’amélioration des fréquences de coupure des transistors MOS et bipolaires ouvre la voie à de nouvelles applications THz (communication et imagerie au-delà de 110 GHz). Des méthodologies de test concernant la caractérisation en bruit hyperfréquence des transistors jusque 170 GHz ont été mises en place dans la cadre du laboratoire commun entre STMicroelectronics et l’IEMN. Cependant, une des limitations principales à la conception d’un outil de caractérisation en bruit au-delà de 170 GHz est le manque de source de bruit état-solide à ces fréquences. Cette thèse propose un nouveau type de source de bruit aux fréquences millimétriques pouvant fonctionner au-delà de 170 GHz, basée sur une solution photonique intégrée sur silicium. Cette source de bruit photonique repose sur l’éclairage d’une photodiode en germanium sur silicium par une source optique qui sera alors convertit en un bruit blanc électrique. / Today high frequency MOS and bipolar transistors are opening new opportunities for THZ applications (communication and imagery beyond 110 GHz). High frequency noise characterization test methodologies up to 170 GHz have been set up in a shared collaboration between STMicroelectronics and IEMN laboratory. Nevertheless, one of the most important limitations of noise characterization above 170 GHz is the solid-state noise source lack at these frequencies. This study proposes a new concept of noise source working at millimeter wave frequencies above 170 GHz, based on a photonic integrated on silicon solution. This photonics noise source concept relies on a Germanium-on-Silicon photodiode lighted by an optical source and converting it into an electrical noise.

Cette thèse de doctorat explore les stratégies et modes opératoires des acteurs chinois d'une société multinationale française qui ont adapté une ressource globale, à savoir un progiciel de gestion intégré (PGI), de façon singulière et officieuse, dans le but de répondre à des logiques contradictoires, voire rivalisantes, entre les entités chinoises et le siège social français. Pour cela, nous utilisons des données qualitatives composées d'entretiens ouverts et semi-ouverts, d’observations participatives, et d’observations des pratiques et des usages logiciels. Notre recherche s’appuie sur deux études empiriques. A - Une étude de cas longitudinale de quatre ans (2006-2010) analyse l’utilisation du PGI mondial d’une multinationale française déployé dans ses filiales chinoises. B - Un projet de recherche-action d'un an (2010-2011) présente le suivi d’un programme d'actions correctives visant à formaliser ou non ces pratiques. Ces deux études constituent la base empirique des trois papiers de recherche qui structurent notre thèse, respectivement intitulés : . I- “Enterprise systems in use: From global control to local enacted workarounds” . II- “A canonical action research project of ERP in use: From French HQ to the formalization of Chinese workarounds”. III- “A theory-free framework : An alternative born from a difficult journey to put ‘theory’ into an empirical dataset”. L’étude des usages et pratiques des utilisateurs chinois a révélé de nombreux conflits entre les processus institutionnalisés et standardisés, retranscrits dans le PGI mondial de la multinationale, et les besoins locaux des entités chinoises. L’uniformisation des processus à l’échelle mondiale ne s’est donc pas déroulée comme cela était initialement prévu par le siège social français. Face à cette situation, notre thèse examine les logiques et les effets de ce non-alignement. / This dissertation explores the mechanisms of global information systems (IS) diffusion and adoption of a French multinational corporation (MNC) within Chinese settings. By using an enterprise resource planning (ERP) system as exemplar, it aims to explain why and how users of remote subsidiaries enact the system in different ways than the prescribed approach suggested by the headquarters. This study also measures the impacts of these local informal and unexpected practices on the global ERP system. It is based on a four-year (2006-2010) longitudinal case study and one-year action research project both realized at French headquarters and Chinese subsidiaries of an MNC. Research methods rely on interpretive qualitative methods and combine participative observation, interviews and documentary evidence. Along with an introductory chapter, the dissertation comprises three related papers. The first paper provides a longitudinal account detailing the emergence of local workarounds at Chinese subsidiaries of the MNC. It discusses how the development and quest for these alternative practices was justified as indispensable and appropriate to respond to the local needs as the formal structure laid out by the headquarters was not sufficient to cover the local situation. The second paper is based on a one-year canonical action research study which took place after the longitudinal study. It first studies the impacts of these informal practices on the overall ERP system and second, relates a corrective program launched to attempt to formalise these practices. The third paper is the outcome of my PhD reflections on the application of theoretical framework(s) to empirical studies. As an outcome from the difficulties experienced during this research journey to find a perfect “fit” between a complex and rich organizational dataset and existing theories that might be seen as highly abstract, or too conceptual to interpret empirical findings, this paper suggests a disciplined approach to adopt a theory-free framework to enable the development of original and rich interpretations without bounded theoretical frameworks. The contributions of the dissertation are threefold: theoretical, methodological and practitioner oriented. First, by focusing at a micro-level perspective, activity theory provides a rich framework to understand the emergence of local work practices. The third paper also suggests important theoretical contributions since it provides an empirical demonstration of the difficulties encountered to find a “perfect fit” while applying social and organizational lenses to empirical datasets. Given these difficulties, I suggest the development of a theory-free and disciplined approach as a potential alternative in circumstances where there is theory-data misfit. Second, this dissertation proposes an original combination of two research methods that complement each other to deliver a rich empirical account of IS practice negotiation where conflicting local and global interests existed. Thanks to a long-term access to the company, I have been able to observe and collect thick descriptions of user work practices in a longitudinal case study. Following this in-depth inquiry, I led an action-research program, first to examine the degree of diffusion of these informal practices across Chinese subsidiaries and then to formalize them when appropriate. Lastly, the dissertation offers to practice a better understanding of the ways remote users might develop informal structures to make an information system fit. In particular, it relates a complete history from global template instructions to local practice negotiations and provides data collected both at the headquarters and at Chinese subsidiaries.

L'échantillonneur-bloqueur est un dispositif central des systèmes de conversion analogique-numérique. Son utilisation dans des domaines d'applications sensibles comme le domaine biomédical place des exigences élevées sur la performance de l'échantillonneur. Les distorsions d'injection de charges, d'erreur d'échantillonnage et celle due aux variations de la constante de temps sont trois sources de non-linéarité qu'il est primordial d'évaluer pendant la conception. La modélisation analytique est l'une des méthodes employées afin d'estimer la distorsion du dispositif d'échantillonnage. Cependant, les méthodes analytiques courantes sont complexes ou ne tiennent pas compte des capacités parasites du commutateur analogique. La conception par la mise en oeuvre de procédures de caractérisation de la distorsion à l'aide de simulateurs analogiques de la famille SPICE donne une bonne estimation de la distorsion mais aboutit à des cycles de conception longs et fastidieux. Dans ce document, nous proposons deux méthodes d'évaluation de la distorsion de l'échantillonneur-bloqueur. Dans un premier temps, nous présenterons un nouveau modèle analytique simple de la distorsion. Notre modèle met en oeuvre l'approximation en série de Taylor afin de caractériser complètement les trois sources de distorsion de l'échantillonneur-bloqueur, incluant l'effet de substrat et les capacités parasites du commutateur analogique. Une autre contribution dans ce mémoire est de proposer un logiciel de simulation comportementale d'aide à la conception des échantillonneurs-bloqueurs dans le procédé MOS submicronique 0.18 µm. Ce logiciel permet de réduire le cycle de conception et d'évaluer efficacement la distorsion de l'échantillonneur-bloqueur. Afin d'atteindre cet objectif, nous avons intégré le modèle BSIM3 du transistor au logiciel que nous avons développé en langage Java. Nous verrons avec des exemples d'application comment les paramètres de chacune des sources de distorsion agissent sur la gamme dynamique de l'échantillonneur-bloqueur par les méthodes que nous proposons. ______________________________________________________________________________ MOTS-CLÉS DE L’AUTEUR : Échantillonneur-blogueur, Distorsion, CMOS, Modélisation comportementale.

Depuis la constitution de l’International Integrated Reporting Council (IIRC) en 2010 et la publication de son cadre de référence sur le reporting intégré (RI) en 2013, la diffusion de rapport intégré a connu une forte croissance à travers le monde. Malgré ses avantages et la présence de déterminants qui favorisent son adoption, le développement de cette nouvelle approche de reporting reste assez mitigé en France. Cette thèse s’intéresse à la diffusion, la mise en œuvre et à l’adoption du RI par les sociétés cotées françaises. Elle s’inscrit dans le cadre d’analyse de la théorie de la diffusion des innovations (TDI) de Rogers (2003) et couvre les concepts de complémentarité institutionnelle, de communauté collaborative et de normativité. Trois études empiriques, traitant pour chacune d’elle une dimension du processus de gestion d’une innovation managériale (diffusion, mise en œuvre et adoption) sont menées. Le premier article étudie comment les entreprises cotées françaises procèdent à l’intégration des questions relatives au développement durable dans leur rapport annuel pour se conformer aux dispositions règlementaires qui les obligent à inclure dans leur document de référence (DDR) les impacts sociaux et environnementaux de leurs activités. Sur la base d’une analyse de contenu de 279 documents de référence sur la période 2006-2014, nos constats montrent que l’ensemble des entreprises (100 %) ont mis en place des politiques pour gérer les aspects de gouvernance environnementale et sociale et que globalement, les DDR sont des rapports moyennement intégrés. Le deuxième article se focalise sur les pratiques internes des entreprises afin d'examiner les conditions d’implémentation du RI. Les constats issus d’une étude de cas unique montrent que la mise en œuvre du RI est un processus complexe et la réussite de cette entreprise pionnière est le fruit d’une construction sociale basée sur une compréhension commune de la nouvelle approche et une large adhésion des membres de l’organisation. Le troisième article se propose finalement d’analyser les attributs perçus de cette innovation qui ont une influence sur son adoption. Les constats faits à partir d’une étude de 4 cas multiples soulignent que la complexité et la faible compatibilité du cadre de l’IIRC avec les pratiques actuelles des entreprises créent de l’incertitude chez les entreprises adoptantes et doivent être surmontées à travers la gestion intégrée pour une routinisation de la nouvelle approche. L’ensemble de ces résultats contribue à la compréhension de la manière dont le RI est diffusé, mis en œuvre et adopté par les sociétés cotées françaises. / Le résumé en anglais n'a pas été communiqué par l'auteur.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

Le diabète de type 1 est une maladie immune caractérisée par la destruction des cellules béta du pancréas responsable de la production de l’insuline, l’hormone qui joue un rôle primordial dans la régulation du glucose sanguin. Les patients diabétiques de type 1 font face tous les jours à un problème d’optimisation puisqu’ils doivent s’injecter des doses optimales d’insuline durant toute la journée. Une des perturbations majeure du contrôle de glucose est l’activité physique. Malgré les bénéfices, l’exercice est généralement associé à un risque accru de faibles niveaux de glucose. La crainte de l’hypoglycémie résulte soit en l’évitement total de l’exercice physique ou en une surdose lors de compensation au niveau du traitement à l’insuline ce qui mène à un pire contrôle métabolique.Cette dissertation a pour objectif de permettre aux patients diabétiques de type 1 de s’engager dans une activité physique en informant en temps réel sur le risque associé à l’exercice et en recommandant des ajustements des doses d’insulines et de glucides.Des modèles statistiques linéaires ont été la base dans la conception et implémentation d’un système d’aide à la décision permettant aux diabétiques de type 1 de minimiser les risques associés à l’activité physique. Ce système contient des stratégies optimales pour réduire les épisodes hypoglycémiques suivant l’exercice. Le système a été évalué et validé à l’aide du simulateur de diabète de type 1 créé par Université de Virginie/Université de Padoue et sera déployé dans des essais cliniques dans le futur proche. / Type1 diabetes (T1D) is an immune disease characterized by the destruction of the beta cells of the pancreas responsible for the production of insulin, a hormone that plays a primary role in blood glucose regulation. People with T1D are faced with daily challenges of optimization since they require multiple daily infusions of optimal insulin doses. One of the major disturbances of glycemic control is physical activity. Despite its benefits, exercise is usually associated with higher risks of low glucose levels. The fear of hypoglycemia results in either avoidance of engaging in a physical activity or over- compensatory treatment behaviors that lead to a worse metabolic control.This dissertation project focuses on enabling physical activity for T1DM patients by generating real time feedback of the current risks associated with exercise and advising on insulin dose adjustments and carbohydrate intakes.Using linear statistics techniques, we identified the major factors predictive of the post exercise glycemic response in a relatively large dataset of T1D patients. Based on this analysis, we developed a classification method able to warn T1D patients in advance of a high risk for hypoglycemia associated with physical activity, potentially allowing patients to delay exercise or take preventive actions.The linear statistical models were the foundation in the design and implementation of a decision support system (DSS) for people with T1D to safely engage in a physicalactivity. The DSS has built-in optimized strategies to mitigate the risk of exercise- induced low glucose levels. The system has been validated in the University of Virginia/University of Padova FDA approved T1D simulator and will be deployed in clinical trials in the near future.

De nos jours, les systèmes d'actionnement électriques à hautes performances sont présents dans de nombreux domaines tels que les structures automatisées complexes, la robotique ou l'aéronautique. Les algorithmes de commande de ces actionneurs ont évolué au cours des années, et ont atteint une complexité qui exige des calculateurs numériques dotés d'une puissance de calcul importante. Par ailleurs, le contexte dans lequel ces actionneurs sont utilisés impose une fiabilité et un respect des contraintes temps-réel qui n'est pas offert par les processeurs classiques du marché. C'est dans ce cadre que nous avons développé une architecture multiprocesseur entièrement intégrée dédiée à la commande de machines à courant alternatif. Nous avons montré qu'une architecture de type multiprocesseur offre des avantages en termes de souplesse et de fiabilité dans le cadre qui nous intéresse. Nous avons ensuite, sur base des contraintes propres à la commande d'actionneurs électriques et de celles dues à la présence de plusieurs processeurs sur un seul circuit intégré, conçu une architecture de processeur de type RISC adapté aux besoins, ainsi que des périphériques et un système de communication. Des simulations, effectuées sur un modèle complet du circuit, associé à un modèle de moteur et d'électronique de puissance, ont permis de valider les hypothèses qui ont été posées au cours de ce travail.

L’objectif principal du projet est d’étudier les techniques d’analyses de défaillances des circuits intégrés VLSI basées sur l’emploi de laser. Les études ont été effectuées sur l’équipement à balayage laser MERIDIAN (DCGSystems) et le testeur Diamond D10 (Credence) disponible au CNES. Les travaux de thèse concernent l’amélioration des techniques dynamiques dites DLS comme « Dynamic Laser Stimulation ». Les techniques DLS consistent à perturber le fonctionnement d’un circuit intégré défaillant par effet photoélectrique ou effet photothermique, en fonctionnement dynamique, à l’aide d’un faisceau laser continu balayant la surface du circuit. Un faisceau laser modulé avec des impulsions supérieures à la nanoseconde et de façon synchrone avec le test électrique à l’aide d’un signal TTL peut être également avantageusement utilisé pour localiser des défauts non accessibles par des techniques purement statiques (OBIRCh, OBIC etc.). L’analyse de la réponse des paramètres électriques à la perturbation laser conduit à une identification de l’origine de la défaillance dynamique. L’optimisation des techniques DLS actuelles permet d’augmenter le taux de succès des analyses de défaillance et d’apporter des informations difficilement accessibles jusqu’alors, qui permettent la détermination de la cause racine de la défaillance.Dans un premier temps, le travail réalisé a consisté en l’amélioration du processus d’analyse des techniques DLS par l’intégration étroite avec le test de façon à observer tout paramètre électrique significatif lors du test DLS. Ainsi, les techniques de « Pass-Fail Mapping » ou encore les techniques paramétriques de localisation de défauts ont été implémentées sur le banc de test constitué du Meridian et du D10. La synchronisation du déroulement du test opéré par le testeur avec le balayage laser a permis par la suite d’établir des méthodologies visant à rajouter une information temporelle aux informations spatiales. En effet, en utilisant un laser modulé nous avons montré que nous étions capable d’identifier avec précision quels sont les vecteurs impliqués dans le comportement défaillant en modulant l’éclairement du faisceau laser en fonction de la partie de la séquence de test déroulée. Ainsi nous somme capable de corréler la fonction défaillante et les structures du CI impliquées. Cette technique utilisant le laser modulé est appelée F-DLS pour « Full Dynamic Laser Stimulation ». A l’inverse, nous pouvons connaitre la séquence de test qui pose problème, et par contre ne pas connaitre les structures du CI impliquées. Dans l’optique de rajouter cette l’information, il a été développé une technique de mesure de courant dynamique. Cette technique s’est avérée efficace pour obtenir des informations sur le comportement interne du CI. A titre d’exemple, prenons le cas des composants « latchés » où les signaux sont resynchronisés avant la sortie du composant. Il est difficile, même avec les techniques DLS actuelles, d’avoir des informations sur une dérive temporelle des signaux. Cependant l’activité interne du composant peut être caractérisée en suivant sur un oscilloscope l’évolution du courant lorsque le circuit est actif, sous la stimulation laser. L’information sur la dérive temporelle peut être extraite par observation de cette activité interne.Enfin, ces techniques de stimulation laser dynamique, ont également prouvé leur efficacité pour l’étude de la fiabilité des CI. La capacité de ces techniques à détecter en avance d’infimes variations des valeurs des paramètres opérationnels permet de mettre en évidence l’évolution des marges de ces paramètres lors d’un processus de vieillissement accéléré. L’étude de l’évolution de la robustesse des CI face aux perturbations externes est un atout majeur qu’apportent les techniques DLS à la fiabilité.Les méthodologies développées dans cette thèse, sont intégrées dans les processus d’analyse et de caractérisation de CI au laboratoire. / The principal objective of the project is to investigate laser based techniques for failure analysis of VLSI integrated circuits. The investigations will be performed on the DCGSystems’ Meridian laser scanning microscope coupled with the Credence’s Diamond D10 tester available at CNES. This study was interested more specifically in the improvement of dynamic laser stimulation techniques said DLS like Dynamic Laser Stimulation. DLS techniques consists in modifying the operation of a dynamically failing integrated circuit by photoelectric effect or photothermal effect using a continuous laser beam sweeping the surface of the circuit. A laser beam modulated in the nanosecond range synchronously with the electrical test through a TTL signal can also be advantageously used. Analysis of the electrical parameters response to the laser disturbance leads to an identification of the dynamic failure origin. The optimization of current DLS techniques will increase the failure analyses success rate and bring information hardly accessible by other means, which allows determining the failure root cause. The work performed was the improvement of the DLS process flow by closely integrating the test to monitor any relevant electrical parameters upon DLS. The « Pass-Fail Mapping » technique and the parametric techniques were implemented on the test tools combining the D10 and the Meridian. The synchronization of the test with the laser scan allows establishing methodologies and techniques in order to add timing information to the defect localisation. Indeed, by modulating the laser beam depending on the test pattern sequences, we show our capability to identify precisely which are the vectors responsible for the IC defective behaviour. We are able now to correlate the defective IC functions with the IC structures involved. This technique is known as F-DLS for Full Dynamic Laser Stimulation.In some cases, we know when the failure occurs in the test pattern but we ignore which IC structures are involved. So, we also developed a dynamic current measurement under laser stimulation technique. This technique proved to be efficient to obtain information about the internal IC behaviour. As an example, for the latched component which signals are synchronised just before the outputs, it is hard to measure shift in the signal propagation. Nevertheless, the IC internal activities can be characterized by monitoring on a scope the current variations under laser stimulation when the IC is activated. The information about the shift in the signal propagation could be extracted then by observing of the IC internal activities.Finally, these DLS techniques proved their efficiency for device qualification for reliability issues. Their accuracy allows early detection of operational parameter tiny variations. This is used to highlight electrical parameter margin evolutions during accelerated aging process. DLS techniques demonstrate their potential to deal with the IC robustness evolution facing external perturbation for reliability purposes.The techniques and methodologies developed during this work have been successfully integrated in the IC analysis and characterisation process in the laboratory. We exposed these techniques but the main case studies remain confidential.

Les attaques en fautes (FA) et par canaux cachés (SCA), permettent de récupérer des données sensibles stockées dans des équipements cryptographiques, en exploitant une fuite d'information provenant de leur implémentation matérielle. Le but de cette thèse est donc de formuler un état de l'art des contre-mesures aux SCA adaptées aux FPGA, ainsi que d'implémenter celles qui seront retenues en minimisant les pertes de performance et de complexité. Le cas des algorithmes symétriques tel AES est spécialement étudié, révélant plusieurs faiblesses des contre-mesures habituelles (DPL et masquage) en terme de résistance et de coût. Trois nouvelles contre-mesures sont donc proposées: 1.Des stratégies de placement/routage équilibrés destinées à amélioré la résistance des DPL sur FPGA. 2.Un nouveau type de DPL appelée BCDL (Balanced Cell-based Dual-rail Logic) dont le but est de supprimer la plupart des vulnérabilités liées aux DPLs. BCDL est également résilient à la majeure partie des FA et optimisé pour les FPGA, ce qui induit des complexité et performance compétitives. 3. RSM (Rotating S-Box Masking), une nouvelle technique de masquage pour AES qui montre un haut niveau de performances et résistance pour une complexité réduite. Finalement, plusieurs nouvelles SCA sont présentées et évaluées. RC (Rank Corrector) est un algorithme permettant d'améliorer les autres SCA. La FPCA introduit un nouveau distingueur basée sur la PCA. Puis plusieurs combinaisons (distingueur et mesures) sont proposées et résultent en une diminution du nombre de trace nécessaire à l'attaque. / Side-Channel Analysis (SCA) and Fault Attacks (FA) are techniques to recover sensitive information in cryptographic systems by exploiting unintentional physical leakage, such as the power consumption. This thesis has two main goals: to draw a review of the state of the art of FPGA-compatible countermeasures against SCA and implement t the selected ones with the minimum area and performances overhead. Symmetrical algorithms, specially AES, are studied and several vulnerabilities of usual protections, namely Dual-rail with Precharge Logic (DPL) and masking are analysed, as well as the issue of performance and area overheads. In this context, three new countermeasures are considered: 1. Balance placement and routing (PAR) strategies aiming at enhancing existing DPLs robustness when implemented in modern FPGAs. 2. A new type of DPL called Balanced Cell-based Dual-railLogic (BCDL), to thwart most of the known DPL weaknesses. BCDL also possess a fault resilience mechanism and provides implementation optimisations on FPGA, achieving competitive performances and area overhead. 3. The Rotating S-Box Masking (RSM), a new masking technique for the AES that shows high leveles of robustness and performances while bringing a significant reduction of the area overhead. Finally, several new SCAs are presented and evaluated. Firstly the “Rank Corrector” a SCA enhancement algorithm. Secondly, The FPCA, introduces a novel SCA distinguisher based on the PCA. Then, combinations of either acquisition methods or SCA distinguishers are discussed and show significant decrease in the number of measurements required to perform a successful attack.