La pénétration importante d’objets communicants dans notre vie quotidienne révèle des défis important quant à leur développement. Notamment l’explosion d'applications multimédia sans fil pour l'électronique grand public fait de la consommation électrique une métrique clef dans la conception des dispositifs portables multimodes sans fil. Les émetteurs-récepteurs conventionnels proposent des performances fixes et sont conçus pour respecter ces hautes performances dans toutes les conditions de communication sans fil. Cependant, la plupart du temps, le canal n'est pas dans le pire cas de communication et ces émetteurs-récepteurs sont donc surdimensionnés. En connaissant l’état du canal en temps réel, de tels dispositifs pourraient s'adapter aux besoins et réduire significativement leur consommation électrique. Le défi consiste à respecter la Qualité de Service , ou Quality of Service (QoS) en anglais, imposée par les différents standards de communication. Afin de rester compétitifs, les émetteurs-récepteurs adaptatifs doivent donc proposer une même QoS que ceux déjà disponibles sur le marché. Ainsi, ni la portée de communication ni le temps de réponse ne peuvent être dégradés.Basé sur ces exigences, cette thèse propose une technique d'adaptation pour la conception d'un récepteur reconfigurable qui fonctionne à la limite des performances nécessaires pour recevoir le signal utile. Ainsi, le récepteur proposé est toujours au minimum de consommation électrique tout en garantissant la bonne QoS. Ceci permet alors de multiplier la durée de vie de sa batterie par un facteur 5.Cette adaptabilité est démontrée ensuite côté circuit par la conception d'un LNA (Amplificateur Faible Bruit) dont les performances sont reconfigurables. En effet, en tant que premier élément de la chaîne de réception, le LNA limite le récepteur en termes de sensibilité. Ces travaux exploitent la technologie FD-SOI (Fully Depleted Silicon-On-Insulator) pour d’une part, réduire la consommation du LNA et d’autre part, ajouter de la reconfigurabilité à ce même circuit. / Communicating objects are inviting themselves into daily life leading to digitization of the physical world. This explosion of multimedia wireless applications for consumer electronics makes the power consumption a key metric in the design of multi-mode wireless portable devices. Conventional transceivers have fixed performances and are designed to meet high performances in all wireless link conditions. However, most of the time, the channel of communication is not at worst case and these transceivers are therefore over specified. Being aware of the channel link conditions would allow such devices to adapt themselves and to reduce significantly their power consumption. Therefore, the challenge is to propose a QoS (Quality of Service) in terms of communication range, response time as instance, equivalent to industrial modules with a reduced overall power consumption.To address this purpose, this thesis proposes a design strategy for the implementation of adaptive radio-frequency receiver (Rx) modules. Hence the Rx front end achieves the correct QoS for various scenarii of communications with a minimum of power consumption.As a proof of concept, the adaptive approach is demonstrated with the design of a tunable LNA (Low Noise Amplifier). As the first element of the receiver chain, the LNA limits the receiver in terms of sensitivity and is therefore a good candidate to perform reconfiguration. The body biasing of the FD-SOI (Fully Depleted Silicon-On-Insulator) technology is first exploited to reduce the power consumption of a circuit and then as an opportunity to perform circuit tunability.

Dans cette thèse, nous analysons les vulnérabilités introduites par les infrastructures de test, comme les chaines de scan, utilisées dans les circuits intégrés digitaux dédiés à la cryptographie sur la sécurité d'un système. Nous développons de nouvelles attaques utilisant ces infrastructures et proposons des contre-mesures efficaces. L'insertion des chaînes de scan est la technique la plus utilisée pour assurer la testabilité des circuits numériques car elle permet d'obtenir d'excellents taux de couverture de fautes. Toutefois, pour les circuits intégrés à vocation cryptographique, les chaînes de scan peuvent être utilisées comme une porte dérobée pour accéder à des données secrètes, devenant ainsi une menace pour la sécurité de ces données. Nous commençons par décrire une série de nouvelles attaques qui exploitent les fuites d'informations sur des structures avancées de conception en vue du test telles que le compacteur de réponses, le masquage de valeur inconnues ou le scan partiel, par exemple. Au travers des attaques que nous proposons, nous montrons que ces structures ne protégent en rien les circuits à l'inverse de ce que certains travaux antérieurs ont prétendu. En ce qui concerne les contre-mesures, nous proposons trois nouvelles solutions. La première consiste à déplacer la comparaison entre réponses aux stimuli de test et réponses attenduesde l'équipement de test automatique vers le circuit lui-même. Cette solution entraine un surcoût de silicium négligeable, n'aucun impact sur la couverture de fautes. La deuxième contre-mesure viseà protéger le circuit contre tout accès non autorisé, par exemple au mode test du circuit, et d'assurer l'authentification du circuit. A cet effet, l'authentification mutuelle utilisant le protocole de Schnorr basé sur les courbes elliptiques est mis en oeuvre. Enfin, nous montronsque les contre-mesures algorithmiques agissant contre l'analyse différentielle peuvent être également utilisées pour se prémunir contre les attaques par chaine de scan. Parmi celles-ci on citera en particulier le masquage de point et le masquage de scalaire. / In this thesis, we firstly analyze the vulnerabilities induced by test infrastructures onto embedded secrecy in digital integrated circuits dedicated to cryptography. Then we propose new scan-based attacks and effective countermeasures. Scan chains insertion is the most used technique to ensure the testability of digital cores, providing high-fault coverage. However, for ICs dealing with secret information, scan chains can be used as back doors for accessing secret data, thus becominga threat to device's security. We start by describing a series of new attacks that exploit information leakage out of advanced Design-for-Testability structures such as response compaction, X-Masking and partial scan. Conversely to some previous works that proposed that these structures are immune to scan-based attacks, we show that our new attacks can reveal secret information that is embedded inside the chip boundaries. Regarding the countermeasures, we propose three new solutions. The first one moves the comparison between test responses and expected responses from the AutomaticTest Equipment to the chip. This solution has a negligible area overhead, no effect on fault coverage. The second countermeasure aims to protect the circuit against unauthorized access, for instance to the test mode, and also ensure the authentication of the circuit. For thatpurpose, mutual-authentication using Schnorr protocol on Elliptic Curves is implemented. As the last countermeasure, we propose that Differential Analysis Attacks algorithm-level countermeasures, suchas point-blinding and scalar-blinding can be reused to protect the circuit against scan-based attacks.

Les attaques en fautes consistent à perturber le fonctionnement d'un circuit intégré afin d'accéder à des informations confidentielles. Ce type d'attaque est critique pour la sécurité d'une application, en raison de la vaste gamme d'effets possibles : saut d'instructions, modifications de valeurs de registres … Les moyens mis en œuvre pour corrompre le fonctionnement d'un dispositif électronique sont divers et variés. Un circuit peut ainsi être utilisé en dehors de ses limites opérationnelles (en T°, V ou fréquence d'horloge), être soumis à de brusques variations de tension ou voir son signal d'horloge altéré. Ces attaques restent néanmoins globales, car elles perturbent le circuit dans son intégralité. De fait, elles sont facilement détectables par les nombreuses contremesures et capteurs intégrés de nos jours dans les circuits sécurisés. Des techniques plus élaborées ont ainsi vu le jour, notamment attaques dites LASER. Elles permettent de cibler une zone définie du circuit avec un effet très local, diminuant les risques d'être détectées par les capteurs ainsi que l'apparition de dysfonctionnements complets du système. Toutefois, ces attaques nécessitent une préparation physico-chimique du circuit, à la fois coûteuse et potentiellement destructrice pour l'échantillon ciblé. En raison de leur propriété de pénétration dans les matériaux, les injections électromagnétiques (Electromagnetic Injections) permettent, en théorie, de s'affranchir de toute étape de préparation. Leur capacité à transmettre de l'énergie sans contact direct, ainsi que la possibilité de les produire en possédant un matériel peu onéreux en font une technique de perturbation à fort potentiel. C'est dans ce contexte que cette thèse, intitulée « Injections électromagnétiques : développement d'outils et méthodes pour la réalisation d'attaques matérielles. » a été menée avec comme principaux objectifs la recherche de moyens de perturbation sans contact ne nécessitant pas d'étapes de préparation des échantillons, et produisant des effets localisés. Plus particulièrement, ces travaux de recherche ont donc d'abord été axés sur la réalisation d'une plateforme d'attaques basées sur la génération d'ondes EM harmoniques, en se focalisant sur les éléments clés que sont les sondes d'injection. Diverses expérimentations sur circuits intégrés en technologie récente, notamment sur une structure de générateur d‘horloge interne, ont permis de valider son efficacité. Enfin, des attaques sur générateurs de nombres aléatoires ont également été réalisées et ont démontré la possibilité de réduire l'aléa produit en sortie, en utilisant soit le phénomène de ‘locking' ou de manière plus surprenante, en provocant des fautes lors de l'échantillonnage des données par les éléments mémoires. / Attacks based on fault injection consist in disturbing a cryptographic computation in order to extract critical information on the manipulated data. Fault attacks constitute a serious threat against applications, due to the expected effects: bypassing control and protection, granting access to some restricted operations… Nevertheless, almost of classical ways (T°,V,F) and optical attacks are limited on the newest integrated circuits, which embed several countermeasures as active shield, glitch detectors, sensors… In this context, potentials of Electromagnetic active attacks must undoubtedly be taken into account, because of their benefits (penetrating characteristics, contactless energy transmission, low cost power production…). In this work, EM active attacks based on continuous mode are presented, with a particular attention to the development and optimization of injection probes, with a complete characterization of EM fields provided by each probe at the IC surface. Finally, some experiments are realized on internal clock generator or on true random numbers generators, then evaluated to prove the efficiency of these techniques. Keywords. Hardware Attacks, Faults Attacks, EM induced faults, CMOS Integrated Circuits.

L'évolution des technologies microélectroniques voire déca-nanoélectroniques conduit simultanément à des tensions d'alimentation toujours plus faibles et à des quantités de transistors toujours plus grandes. De ce fait, les courants d'alimentation augmentent sous une tension d'alimentation qui diminue, situation qui exacerbe la sensibilité des circuits intégrés au bruit d'alimentation. Un bruit d'alimentation excessif se traduit par une augmentation du retard des portes logiques pouvant finalement produire des fautes de retard. Un bruit d'alimentation provoqué par des courants circulant dans les résistances parasites du Réseau de Distribution d'Alimentation est communément référencé sous la dénomination d'IR-Drop.Cette thèse s'intéresse à la modélisation et à la simulation de circuits logiques avec prise en compte du phénomène d'IR-Drop. Un algorithme original est tout d'abord proposé en vue d'une simulation de type ‘event-driven' du block logique sous test, en tenant compte de l'impact de l'ensemble du circuit intégré sur l'IR-Drop du block considéré. Dans ce contexte, des modèles précis et efficaces sont développés pour les courants générés par les portes en commutation, pour la propagation de ces courants au travers du réseau de distribution et pour les retards des portes logiques. D'abord, une procédure de pré-caractérisation des courants dynamiques, statiques et des retards est décrite. Ensuite, une seconde procédure est proposée pour caractériser la propagation des courants au travers du réseau de distribution. Nos modèles ont été implantés dans une première version du simulateur développé par nos collègues de Passau dans le cadre d'une collaboration. Enfin, l'impact des éléments capacitifs parasites du réseau de distribution est analysé et une procédure pour caractériser la propagation des courants est envisagée. / Scaling technology in deep-submicron has reduced the voltage supply level and increased the number of transistors in the chip, increasing the power supply noise sensitivity of the ICs. Excessive power supply noise affects the timing performance increasing the gate delay and may cause timing faults. Specifically, power supply noise induced by the currents that flow through the resistive parasitic elements of the Power Distribution Network (PDN) is called IR-Drop. This thesis deals with the modelling and simulation of logic circuits in the context of IR-drop. An original algorithm is proposed allowing to perform an event-driven delay simulation of the logic Block Under Test (BUT) while taking into account the whole chip IR-drop impact on the simulated block. To do so, we develop accurate and efficient electrical models for the currents generated by the switching gates, the propagation of the current draw through the PDN and the gate delays. First, the pre-characterization process for the dynamic currents, static currents and gate delays is described to generate a gate library. Then, another pre-characterization procedure is suggested to estimate the current distribution through the resistive PDN model. Our models are implemented in a first version of the simulator by the University of Passau in the context of a project collaboration. In addition, the impact of the parasitic capacitive elements of the PDN is analyzed and a procedure to derive the current distribution in a resistive-capacitive PDN model is proposed.

Depuis près d'un demi-siècle, l'industrie de la microélectronique a prospéré grâce à la miniaturisation des transistors Si CMOS. Cependant, la course à la miniaturisation se heurtera dans les prochaines années à des barrières physiques incontournables. Ainsi, de nombreux travaux technologiques sont en cours de réalisation sur les technologies émergentes et avancées. Ces technologies, notamment le graphène et la CMOS FD-SOI, représentent de grandes opportunités dans le domaine de la microélectronique, et notamment pour la conception de circuits radiofréquences et millimétriques. En outre, avec l'évolution croissante des objets et services connectés, les chercheurs travaillent intensivement sur les systèmes sans fil de cinquième génération (5G). La demande de débit de donnés et le besoin de spectre ont motivé l'utilisation de fréquences millimétriques. Par conséquent, la recherche 5G est confrontée par un ensemble de défis. L'un des défis majeurs de la 5G est la réduction de la consommation d'énergie. En fait, l'efficacité énergétique est directement liée à la fiabilité et au coût des systèmes de communication. L'amplificateur de puissance est l’élément le plus consommateur d'énergie, et l'un des blocs les plus critiques des émetteurs-récepteurs radio. Ainsi, la recherche dans ce domaine est cruciale pour les systèmes de communication de la prochaine génération. Par conséquent, l'objectif de cette thèse est d'étudier et de concevoir des amplificateurs de puissance sur les technologies émergentes et avancées pour les applications 5G. / For nearly half a century, the microelectronics industry has flourished based on the scaling of the silicon CMOS transistor technology. However, the race to transistor miniaturization encounters inevitable physical barriers. Thus, many technological works are under way for the realization of future transistors on emerging and advanced technologies. These technologies, notably the graphene and the CMOS FD-SOI, represent great opportunities for research in the fields of microelectronics, and especially for the design of radiofrequency and millimeter circuits. Besides, with the rising evolution of wireless devices and services, researchers are intensively working on the fifth generation (5G) wireless systems. The demand for high speed data and the need for more spectrum, have motivated the use of millimeter wave carrier frequencies. Therefore, the 5G research is faced with an evolving set of challenges. One of the major challenges of the next generation communication technology is reducing energy consumption. In fact, the power efficiency is directly related to the reliability and cost of the communication systems. It is widely known that the radiofrequency power amplifier is the most power consuming component in the radio transceivers, and is also one of the most critical building blocks in radio front-end. Therefore, research in this area is crucial for next generation communication systems. Consequently, the objective of this thesis is to study and design power amplifiers on emerging and advanced technologies for 5G applications.

Pour réduire le coût des Circuits Intégrés (CIs), les entreprises de conception se tournent de plus en plus vers des fonderies basées dans des pays à faible coût de production (outsourcing). Cela a pour effet d’augmenter les menaces sur les circuits. En effet, pendant la fabrication,le CI peut être altéré avec l’insertion d’un circuit malicieux, appelé cheval de Troie Matériel (CTM). Ceci amène les vendeurs de CI à protéger leurs produits d’une potentielle insertion d’un CTM, mais également, d’en assurer l’authenticité après fabrication (pendant la phase de test).Cependant, les CTMs étant furtifs par nature, il est très difficile, voire impossible de les détecter avec les méthodes de test conventionnel, et encore moins avec des vecteurs de test aléatoires. C’est pourquoi nous proposons dans le cadre de cette thèse, des méthodes permettant de détecter et de prévenir l’insertion de CTM dans les CIs pendant leur fabrication.Ces méthodes utilisent des approches orientées test logique pour la détection de CTM aussi bien en phase de test (après fabrication du CI) qu’en fonctionnement normal (run-time).De plus, nous proposons des méthodes de prévention qui elles aussi s’appuient sur des principes de test logique pour rendre difficile, voire impossible l’insertion de CTM aussi bien au niveau netlist qu’au niveau layout. / In order to reduce the production costs of integrated circuits (ICs), outsourcing the fabrication process has become a major trend in the Integrated Circuits (ICs) industry. As an inevitable unwanted side effect, this outsourcing business model increases threats to hardware products. This process raises the issue of un-trusted foundries in which, circuit descriptions can be manipulated with the aim to possibly insert malicious circuitry or alterations, referred to as Hardware Trojan Horses (HTHs). This motivates semiconductor industries and researchers to study and investigate solutions for detecting during testing and prevent during fabrication, HTH insertion.However, considering the stealthy nature of HTs, it is quite impossible to detect them with conventional testing or even with random patterns. This motivates us to make some contributions in this thesis by proposing solutions to detect and prevent HTH after fabrication (during testing).The proposed methods help to detect HTH as well during testing as during normal mode(run-time), and they are logic testing based.Furthermore, we propose prevention methods, which are also logic testing based, in order tomake harder or quasi impossible the insertion of HTH both in netlist and layout levels.

La stimulation électrique des tissus neuronaux est une technique largement utilisée dans la recherche en neuroscience et à des fins thérapeutiques. Ce travail est une contribution à la conception des circuits et systèmes électroniques de stimulation. De tels circuits sont requis dans quatre projets multi-disciplinaires en cours dans l’équipe Elibio de l’IMS, présentés dans ce document : STN-Oscillations (ANR 08-MNPS-036) concernant l’étude de la Stimulation Cérébrale Profonde(SCP), HYRENE (ANR 2010-Blan-031601), ayant pour but le développement d’un systèmehybride de restauration de l’activité motrice dans le cas d’une lésion de la moelle épinière, BRAINBOW (European project FP7-ICT-2011-C), ayant pour objectif l’élaboration de neuro-prothèses innovantes capables de restaurer la communication autour de lésions cérébrales, CENAVEX (ANR et NSH AN13-NEUIC-0001-01), visant au développement d’un système de stimulation en boucle fermée pour le contrôle de la respiration. Cette thèse propose une approche de conception globale qui aboutira au développement d’un système multi-applications, prenant en compte les spécificités de chaque contexte.Dans un premier temps, afin d’évaluer les contraintes liées à l’expérimentation in vivo et in vitro, deux stimulateurs spécifiques ont été réalisés. Le premier permet la SCP chronique du rat,résout la contrainte énergétique à l’aide d’une gestion dynamique de l’alimentation. Ce dispositif a été fabriqué et implanté in vivo avec succès. Une expérimentation à long terme a été effectuée afin de valider ses propriétés sur l’animal. Dans un second temps, un autre stimulateur a été conçu en utilisant un FPAA (Field Programmable Analog Array). La conception de ce circuit se concentre sur l’équilibrage des charges nécessaire à l’innocuité des sytèmes. L’architecture obtenue permet une stimulation biphasique adaptative résultant en un faible courant équivalent de fuite (moins d’un nano Ampère). Afin d’aboutir à un stimulateur multi-application, un travail préliminaire de modélisation de l’impédance de l’électrode, l’élément de charge du circuit de stimulation, a été mené. Une méthode de mesure et d’identification d’un modèle non-linéaire est détaillée, basée sur une approche par multi-modèles et fractionnaire.L’approche multi-application est ensuite mise en oeuvre, basée sur un effet d’échelle pour le dimensionnement des stimulateurs. Cet effet d’échelle lie la géométrie de l’électrode, le nombre de canaux requis par application et les niveaux de courant mis en jeu : cet effet permet de proposer une architecture de circuit multi-application. Un circuit intégré démontrant la faisabilité d’un tel système a été conçu, fabriqué et testé avec succès. Un système de stimulation multi-application basé sur ce circuit a été conçu, permettant de nouvelles recherches sur les quatre contextes physiopathologiques présentés.Enfin, un critère de mérite dédié à la stimulation est proposé. Ce critère prend en compte l’efficacité énergétique et l’équilibrage des charges afin d’évaluer le degré d’optimisation d’un circuit ou d’un système. Un tel critère de mérite est un concept novateur qui devrait permettre une optimisation rationnelle des architectures de stimulation. / Electrical stimulation of neural tissues is a widely used technique for both neuroscience explorations and innovative medical devices. This work is a contribution to the design of electrical stimulation circuits and systems. Stimulators are part of the experimental setup in several multi-disciplinary projects conducted at IMS (groupElibio), presented in this document : STN-Oscillations(French ANR 08-MNPS-036), studyingDeep Brain Stimulationmecha-nisms (DBS), HYRENE(French ANR 2010-Blan-031601), aimed at developing a hybrid system couplingartificial and biological neural networks to restore locomotion after spinal cord lesion, BRAINBOW(European Project FP7-ICT-2011-C), working on designing a neuro-prosthesis capable of restoring lost communication between neuronal circuits, CENAVEX(French ANR and American NSH AN13-NEUIC-0001-01), proposing a noveldesign for a closed-loop system for respiration control. This thesis integrates the specificities of each context and considers global therapeuticapplication issues, with the aim of proposing an original, global approach to designing thearchitecture of a multi-application stimulator.First, in order to evaluate the constraints related to ourin vivoandin vitrocontexts, anembedded stimulator for chronic DBS experiments in rodents was developed and successfullyimplantedin vivo. This design was optimized for power management during long-term experi-ments. The stimulator characteristics were assessed with behavioural tests on a rat population.Then a second, specific stimulator was designed usingField Programmable Analog Arraysforaccurate charge balancing, as well as to fulfil strong constraints to ensure tissue integrity. Theproposed charge-sensing architecture produced adaptive biphasic stimulation with sub-nanoampere DC-equivalent current.With a view to a global approach to stimulator design, an accurate model of the electrodeimpedance was built, to represent the concrete load of a stimulator. A measurement protocolbased on biphasic current-controlled solicitations and a modelling procedure relying on anoriginal fractional multi-model are described.The first step in this multi-application design approach was to investigate an electrical sizingscale effect. This involves electrode geometry, the number of channels per application, and theimplied current levels. A proof-of-concept ASIC was designed and successfully tested. A boardfor adaptive stimulation was then able to be deployed in the ongoing research projects.Finally, a dedicated Figure of Merit is proposed for stimulation. This criterion takes energyefficiency and charge balancing into account to quantify the degree of optimization of a circuitor system. This Figure of Merit is a novel concept that facilitates rational optimization ofstimulation architectures.

De nos jours, la modélisation de la compatibilité électromagnétique est devenue une étape importante de la conception des circuits intégrés permettant un gain sur les délais de validation et les coûts de production. Dans ces travaux de thèse, une contribution à la caractérisation et à la modélisation de la susceptibilité conduite des circuits intégrés est présentée. D’abord, une évolution substantielle de la technique RFIP est élaborée. Cette technique permet de caractériser la susceptibilité conduite des circuits intégrés. Nous avons montré les différentes étapes de caractérisation de la sonde de mesure développée ainsi que du banc de mesure en vue d’une extraction des paramètres d’immunité d’un circuit intégré soumis à des perturbations électromagnétiques. Le principe de la mesure RFIP a été validé par simulation et par mesure notamment lors de la caractérisation de l’immunité d’un convertisseur analogique-numérique embarqué dans un microcontrôleur. Ensuite, la méthodologie de construction de macromodèles d’immunité électromagnétique appliqués aux circuits intégrée est présentée. Le macromodèle construit du convertisseur est basé sur la structure du modèle ICIM-CI et ses paramètres sont extraits à partir des résultats de mesure RFIP. Les différentes approches de construction des blocs du macromodèle sont discutées. La technique RFIP s’est avérée avantageuse pour l’amélioration de la compréhension, la caractérisation et la modélisation de l’immunité des circuits intégrés. / Nowadays, electromagnetic compatibility modeling has become an importantstep during integrated circuits design which allows time-to-market and production costsreduction. In this PhD thesis, we present a contribution to the characterization and modelingof integrated circuits susceptibility to electromagnetic interferences. First, a substantialevolution of the RFIP technique, which represents a measurement technique of integratedcircuits conducted susceptibility, is presented. Different characterization steps of thedeveloped measurement probe as well as the measurement test bench are shown. RFIPmeasurement principle is validated through simulation and measurement, especially on ananalog-to-digital converter (ADC) embedded in a microcontroller. Then, the methodology ofthe extraction of the ADC’s immunity macromodel is explained according to the ICIM-CImodel structure. Macromodel’s parameters are deduced from RFIP measurement results.Different approaches for the construction of the macromodel’s blocks are discussed. RFIPtechnique shows many advantages leading to enhance understanding, characterization andmodeling of integrated circuits immunity.

L'intégration magnétique d'un transformateur avec une inductance sur un seul noyau magnétique, baptisée LT, se présente comme une solution prometteuse pour augmenter la densité de puissance. Une formule générale de dimensionnement a été établie pour un composant intégré. En respectant quelques hypothèses, les pertes cuivre peuvent être estimées en appliquant la méthode de Dowell ou celle de Ferreira. Ainsi, la méthode d'homogénéisation pour un fil de Litz a été validée expérimentalement et numériquement à fin de calculer les pertes par effet de proximité dans un prototype intégré. Finalement, le transfert de la chaleur d'une forme cubique par la convection naturelle et le rayonnement a été analysé numériquement et analytiquement à fin de construire un modèle thermique pour les composants magnétiques.

Cette thèse présente l'étude et la réalisation d'un système automatique et intégré d'analyse de défaillances de circuits VLSI par faisceau d'électrons. Le principe d'analyse consiste a comparer les images représentant en contraste de potentiel le fonctionnement interne du circuit défaillant a celles d'un circuit de référence. L'application de cette technique de test a des circuits dont la structure détaillée est inconnue, a nécessité le développement d'un outil automatique permettant d'extraire les différences de contraste sur la totalité du circuit. L'automatisation s'est heurtée aux problèmes d'alignement entre les images a comparer. Une technique de reconnaissance des formes, basée sur la détection des coins, a été mise en œuvre pour s'affranchir de ces problèmes. Ces travaux ont été valides par une étude expérimentale menée sur des microprocesseurs 68000