Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements " Face to Face ", " Face to Back " et par " Interposer " sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D " mémoire sur processeur " (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge.

De nombreuses techniques ont été développées pour réduire la consommation processeur considéré jusqu'à présent comme l'élément le plus gourmand en consommation. Avec l'évolution technologique et l'apparition de nouvelles applications toujours plus volumineuses en nombre de données, la surface de silicium dédiée aux unités de mémorisation ne cesse de croître. Les techniques d'optimisation ciblant uniquement le processeur peuvent alors être remises en cause avec cette nouvelle tendance. Certaines études montrent que la technique du DVS (Dynamic Voltage Scaling), la plus performante dans la réduction de la consommation processeur, augmente la consommation de la mémoire principale. Cette augmentation est la conséquence d'une part d'une co-activation plus longue de la mémoire avec le processeur et d'autre part de l'augmentation du nombre de préemptions par l'allongement des temps d'exécution des tâches. La solution proposée pour diminuer cet impact négatif du DVS sur la consommation mémoire est de diminuer la surface mémoire co-active. Une architecture mémoire multi-bancs, offrant la possibilité d'activer un seul banc à la fois et de mettre les autres bancs dans un mode faible consommation, est adoptée. Rechercher la configuration mémoire (nombre de bancs, taille de chaque banc) ainsi que l'allocation des tâches aux bancs constitue la contribution majeure de ces travaux. La modélisation de l'énergie consommée par une mémoire multi-bancs a permis d'identifier un nombre important de variables ainsi que leurs fortes dépendances. Cette tendance a rendu le problème difficile à résoudre. Une exploration exhaustive est premièrement développée afin d'évaluer l'impact de chaque paramètre sur la consommation totale de la mémoire. Bien que l'approche exhaustive permette de rendre la solution optimale, l'espace d'exploration augmente exponentiellement avec le nombre de tâches. Ce type de résolution reste intéressant s'il s'agit de l'employer hors ligne sur des applications à faible nombre de tâches. Une heuristique capable d'explorer un sous-espace potentiellement intéressant et de résoudre le problème en un temps polynomial a été développée dans un second temps. La complexité réduite de cette heuristique permet de l'employer en ligne pour effectuer des migrations dans le cas de systèmes à nombre de tâches dynamiques. Des expérimentations sur des applications de traitement de signal temps réel et une application multimédia (GSM et MPEG2) montrent des gains intéressants sur la consommation mémoire. La configuration mémoire obtenue par exploration exhaustive ou par la résolution heuristique couplée à un processeur muni d'une technique de DVFS permet d'augmenter le gain énergétique du système total.

Cette thèse s'attache à définir une méthodologie globale permettant d'augmenter le niveau de sûreté et de sécurité face à des fautes logiques transitoires (naturelles ou intentionnelles) survenant dans un système intégré matériel/logiciel, de type carte à puce. Les résultats peuvent être appliqués à tout circuit construit autour d'un cœur de microprocesseur synthétisable et d'un ensemble de périphériques spécialisés. Les méthodes de protection portent simultanément, sur le matériel, le logiciel d'application et les couches d'interface (en particulier, le système d'exploitation). Les modifications sur des descriptions de haut niveau on été privilégiées pour leurs avantages en terme de généralité, configurabilité, portabilité et pérennité. L'approche proposée vise un bon compromis entre le niveau de robustesse atteint et les coûts induits, aussi bien au niveau matériel qu'au niveau performances. Elle est appliquée et validée sur un système significatif, représentatif d'un système embarqué monoprocesseur.

La fréquence d'opération des circuits intégrés continue<br />de monter donc l'inductance des interconnexions devient non<br />négligeable. Il est donc nécessaire de pouvoir la calculer de<br />façon précise pour une analyse à posteriori correcte. Dans cette<br />thèse, nous développons une nouvelle approche pour<br />le calcul de l'impédance propre et mutuelle dans les<br />interconnexions. Notre méthode alternative est moins chère, du<br />point vu du calcul, que celle du PEEC. Elle est aussi plus stable mais<br />tout de même aussi précise. Nous résoudrons le problème<br />de capturer la dépendance en fréquence de l'impédance,<br />conséquence des effets de proximité et de peau.<br /><br />Nous étendons notre analyse a l'étude de l'impédance propre<br />et mutuelle des dispositifs passifs, plus spécifiquement les<br />inducteurs intentionnels. Nous incluons un modèle RLC utile pour<br />capturer des informations importantes comme la fréquence de<br />résonance ou le facteur de qualité.<br /><br />Nous dérivons une expression originale pour le délai d'une ligne<br />de transmission RLC excitée par une rampe avec un temps de<br />montée non nul et avec une capacité de charge placée à la fin<br />de la ligne.<br /><br />Nous présentons une application utile des effets inductifs dans les<br />circuits intégrés. Ce que nous montrons est la faisabilité<br />pour transmettre des signaux à la vitesse maximale, celle de la<br />lumière dans le milieu de transmission.

Résumé: Ce mémoire présente une étude qualitative réalisée auprès des cadres supérieurs et des professionnels des équipes de 1" ligne en santé mentale jeunesse dans les onze CSSS de la Montérégie. Ces équipes, oeuvrant au sein des services de 1" ligne, ont été mises en place en 2001 afin d'améliorer l'accès aux services pour les enfants présentant des troubles mentaux. Les objectifs poursuivis par cette étude sont les suivants : décrire les pratiques émergentes au sein de ces équipes selon leurs modes d'organisation; identifier les facteurs facilitants et contraignants dans leur fonctionnement actuel; explorer les conditions et les modes de collaboration entre les différents partenaires internes et externes et finalement dégager une taxonomie des modèles d'organisation de ces équipes. La population à l'étude comprend les onze équipes situées dans les CSSS de la région de la Montérégie. La collecte de données a été effectuée en 2010-2011. Les principaux résultats de l'étude montrent l'importance de la diversité des contextes dans la mise en place de telles équipes qui sont encore en mode implantation. Les facteurs facilitant le fonctionnement de ces équipes sont inhérents à l'organisation, aux partenaires et à l'équipe. Les facteurs contraignants identifiés sont liés à l'organisation, aux cibles ministérielles, aux partenaires, à la clientèle, à l'équipe et à l'environnement. Les principales composantes discriminantes qui émergent de la taxonomie reposent sur deux axes : la collaboration et les forces et limites opérationnelles. Selon ces axes quatre modes différents ont permis de classer les équipes et de dégager un portrait exhaustif des modes d'organisation et de fonctionnement des équipes. Bonifier les modes de collaboration avec les partenaires internes et externes est un des éléments incontournables et prioritaires pour les divers acteurs concernés par les jeunes souffrant de trouble de santé mentale.||Abstract: This dissertation presents a qualitative study carried out with senior managers and professionals on the youth mental health teams in the eleven health and social service centres (CSSSs) in Quebec's Montérégie region. Working in frontline services, these teams were formed in 2001 to improve service access for children presenting mental health problems. They were also developed from an integrated network perspective to foster collaboration among all the various youth mental health services. The study objectives were the following: to describe the practices emerging in these teams based on their mode of organization; to identify facilitating and limiting factors in their current way of functioning; to explore the conditions and modes of collaboration with the various internal and external partners; and finally, to develop a taxonomy of the teams' organizational models. Data were collected in 2010-2011. The main study results show the importance of context diversity in setting up such teams, still in the implementation phase. Factors facilitating the team performance are inherent to the organization, the partners, and the team. Limiting factors identified are linked to the organization, ministerial targets, partners, the clientele, the team, and the environment. The main discriminants that emerged from the taxonomy lie upon two axes: collaboration, and operational strengths and limits. Based on these axes, four different modes were used to classify the teams and to produce an exhaustive portrait of their modes of organization and functioning. The taxonomy indicated that several changes are both required and feasible to optimize team functioning. The mode of collaboration is a major issue for teams working in an integrated service system. Improving modes of collaboration with internal and external partners is essential and a priority for all players concerned by youth suffering from mental health problems.

L'objectif de cette thèse est l'étude de l'immunité des circuits intégrés complexes face aux perturbations électromagnétiques. Le début est consacré à la présentation de la compatibilité électromagnétique des circuits intégrés. Une présentation des moyens de maîtrise de la CEM est ensuite donnée. Les principaux thèmes que sont la modélisation, l'optimisation et la mesure sont exposés. L'étude se poursuit par l'établissement d'une méthodologie de construction d'un modèle d'immunité appliquée à un circuit convertisseur. Cette méthodologie s'inspire de la proposition de norme ICIM-CI pour bâtir successivement les différents blocs du modèle d'immunité. Une attention particulière est donnée à la modélisation du mécanisme de défaillance, celui-ci permettant d'obtenir les résultats d'immunité. Les résultats fournis par le modèle sont ensuite comparés puis validés par des mesures sur circuit. Enfin des études complémentaires, portant sur des circuits plus complexes, permettent de proposer des améliorations et perspectives nouvelles pour la démarche de modélisation.

NXP Semiconductor à Caen ayant des compétences dans le développement destechnologies System in Package (SiP) et NXP Semiconductor à Eindhoven ayant unespécialité en qualification virtuelle, deux partenariats ont été mis en place pour réaliser uneétude sur la qualification accélérée des composants SiP. Une thèse orientée simulations a étéréalisée à l'université de Delft (Pays-Bas) par Xiaosong Ma et dirigée par Kaspar Jansen, enparallèle une thèse plus expérimentale a été réalisée avec l'université de Bordeaux 1 parCharles Regard, à Caen, et dirigée par Hélène Frémont. Ces deux thèses ont été effectuées enproche collaboration. Dans un premier temps, des véhicules de test ont été définisconjointement. Puis un ensemble de caractérisations des matériaux et de simulations a étémené à Delft, alors que des essais expérimentaux de qualification et des analyses dedéfaillance étaient menés à Caen. Tout au long de ces deux thèses, des échanges constants ontété entretenus afin de corréler les simulations par les expérimentations. Ce besoin industrield'étude sur la qualification des composants SiP vient de la très forte augmentation del'intégration des fonctions au sein des équipements mobiles. En effet la technologie SiPpermet de répondre dans des délais intéressants aux nécessités de miniaturisation imposéespar ces nouveaux développements.L'objectif de ce travail de thèse est donc de mettre en place des méthodes et destechniques pour optimiser la qualification des composants System in Package (SiP).

De nombreux aspects de notre vie courante reposent sur l'échange de données grâce à des systèmes de communication électroniques. Des algorithmes de chiffrement puissants garantissent alors la sécurité, la confidentialité et l'authentification de ces échanges. Néanmoins, ces algorithmes sont implémentés dans des équipements qui peuvent être la cible d'attaques. Plusieurs attaques visant les circuits intégrés sont rapportées dans la littérature. Parmi celles-ci, les attaques laser ont été rapportées comme étant très efficace. Le principe consiste alors à illuminer le circuit au moyen d'un faisceau laser afin d'induire un comportement erroné et par analyse différentielle (DFA) afin de déduire des informations secrètes.L'objectif principal de cette thèse est de fournir des outils de CAO efficaces permettant de sécuriser les circuits en évaluant les contre-mesures proposées contre les attaques laser et cela très tôt dans le flot de conception.Cette thèse est effectuée dans le cadre d'une collaboration étroite entre deux laboratoires de Grenoble INP : le LCIS et le TIMA. Ce travail est également réalisé dans le cadre du projet ANR LIESSE impliquant plusieurs autres partenaires, dont notamment STMicroelectronics.Un modèle de faute au niveau RTL a été développé afin d’émuler des attaques laser. Ce modèle de faute a été utilisé pour évaluer différentes architectures cryptographiques sécurisées grâce à des campagnes d'injection de faute émulées sur FPGA.Ces campagnes d'injection ont été réalisées en collaboration avec le laboratoire TIMA et elles ont permis de comparer les résultats obtenus avec d'autres modèles de faute. De plus, l'approche a été validée en utilisant une description au niveau layout de plusieurs circuits. Cette validation a permis de quantifier l'efficacité du modèle de faute pour prévoir des fautes localisées. De plus, en collaboration avec le CMP (Centre de Microélectronique de Provence) des injections de faute laser expérimentales ont été réalisées sur des circuits intégrés récents de STMICROELECTRONICS et les résultats ont été utilisés pour valider le modèle de faute RTL.Finalement, ce modèle de faute RTL mène au développement d'une contremesure RTL contre les attaques laser. Cette contre-mesure a été mise en œuvre et évaluée par des campagnes de simulation de fautes avec le modèle de faute RTL et d'autres modèles de faute classiques. / Many aspects of our current life rely on the exchange of data through electronic media. Powerful encryption algorithms guarantee the security, privacy and authentication of these exchanges. Nevertheless, those algorithms are implemented in electronic devices that may be the target of attacks despite their proven robustness. Several means of attacking integrated circuits are reported in the literature (for instance analysis of the correlation between the processed data and power consumption). Among them, laser illumination of the device has been reported to be one important and effective mean to perform attacks. The principle is to illuminate the circuit by mean of a laser and then to induce an erroneous behavior.For instance, in so-called Differential Fault Analysis (DFA), an attacker can deduce the secret key used in the crypto-algorithms by comparing the faulty result and the correct one. Other types of attacks exist, also based on fault injection but not requiring a differential analysis; the safe error attacks or clocks attacks are such examples.The main goal of the PhD thesis was to provide efficient CAD tools to secure circuit designers in order to evaluate counter-measures against such laser attacks early in the design process. This thesis has been driven by two Grenoble INP laboratories: LCIS and TIMA. The work has been carried out in the frame of the collaborative ANR project LIESSE involving several other partners, including STMicroelectronics.A RT level model of laser effects has been developed, capable of emulating laser attacks. The fault model was used in order to evaluate several different secure cryptographic implementations through FPGA emulated fault injection campaigns. The injection campaigns were performed in collaboration with TIMA laboratory and they allowed to compare the results with other state of the art fault models. Furthermore, the approach was validated versus the layout of several circuits. The layout based validation allowed to quantify the effectiveness of the fault model to predict localized faults. Additionally, in collaboration with CMP (Centre Microélectronique de Provence) experimental laser fault injections has been performed on a state of the art STMicroelectronics IC and the results have been used for further validation of the fault model. Finally the validated fault model led to the development of an RTL (Register Transfer Level) countermeasure against laser attacks. The countermeasure was implemented and evaluated by fault injection campaigns according to the developed fault model, other state of the art fault models and versus layout information.

Les unités de calculs qui composent les systèmes intégrés numériques d'aujourd'hui sont complexes, hétérogènes, et en nombre toujours croissant.La simulation, largement utilisée tant dans les phases de conception logicielle que matérielle de ces systèmes devient donc un vrai défi.Lors de la simulation du système, la performance est en grande partie édictée par la stratégie de simulation des jeux d'instructions des processeurs.La traduction binaire dynamique (DBT) est une technique qui a fait ses preuves dans ce contexte.Le principe de cette solution est de traduire au fur et à mesure les instructions du programme simulé (la cible), en instructions compréhensibles par la machine exécutant la simulation (l'hôte).C'est une technique rapide, mais la réalisation de simulateurs fondée sur cette technologie reste complexe.Elle est d'une part limitée en terme d'architectures cibles supportées, et d'autre part compliquée dans sa mise en œuvre effective qui requiert de longs et délicats développements.Les travaux menés dans cette thèse s'articulent autour de deux contributions majeures.La première s'attaque au support des architectures cibles de type Very Long Instruction Word (VLIW), en étudiant leurs particularités vis-à-vis de la DBT.Certaines de ces spécificités, tel le parallélisme explicite entre instructions, rendent la traduction vers un processeur hôte scalaire non triviale.La solution que nous proposons apporte des gains en vitesse de simulation d'environ deux ordres de grandeur par rapport à des simulateurs basés sur des techniques d'interprétation.La seconde contribution s'intéresse à la génération automatique de simulateurs basés sur la DBT.À partir d'une description architecturale de la cible et de l'hôte, nous cherchons à produire un simulateur qui soit optimisé pour ce couple.L'optimisation est faite grâce au processus de mise en correspondance des instructions du couple afin de sélectionner la ou les meilleures instructions hôtes pour simuler une instruction cible.Bien qu'expérimental, le générateur réalisé donne des résultats très prometteurs puisqu'il est à même de produire un simulateur pour l'architecture MIPS aux performances comparables à celles d'une implémentation manuelle. / Computing units embedded into modern integrated systems are com-plex, heterogeneous and numerous. Simulation widely used during both software and hardware designof these systems is becoming a real challenge. The simulator performance ismainly driven by the processors instruction set simulation approach, among which Dynamic BinaryTranslation (DBT) is one of the most promising technique. DBT aims at transla-ting on the fly instructions of the simulated processor (the target) into instructions that canbe understood by the computer running the simulation (the host). This technique is fast,but designing a simulator based on it is complex. Indeed, the number of target architecturesis limited, and furthermore, implementing a simulator is a complicated process because oflong and error prone development.This PhD contributes to solve two major issues. The first contribution tackles the problem ofsupporting Very Long Instruction Word (VLIW) architectures as simulation targets,by studying their architecture peculiarities with regards to DBT. Some of these specificities,like explicit instruction parallelism make the translation to scalar hosts nontrivial. Thesolutions we propose bring simulation speed gains of two orders of magnitude compared tointerpreter based simulators. The second contribution addresses the problem of automaticgeneration of DBT based simulators. With both target and host architectural descriptions,we produce a simulator optimised for this pair. This optimisation is done with an instructionsmatching process that finds host instruction candidates to simulate a target instruction.Although being experimental, our generator gives very promising results. It is able toproduce a simulator for the MIPS architecture whose performances are close to a hand writtenimplementation.

Les systèmes de communication sans fil en fréquences millimétriques ont gagné considérablement en importance au cours des dernières années. Des applications comme les réseaux WLAN et WPAN à 60 GHz, le radar automobile autour de 80 GHz ou l’imagerie à 94 GHz sont apparues, demandant un effort conséquent pour la conception des circuits intégrés émetteurs et récepteurs sur silicium. Dans ce contexte, les transformateurs intégrés sont particulièrement intéressants. Ils peuvent réaliser des fonctions comme l’adaptation d’impédance, la conversion du mode asymétrique au différentiel et la combinaison de puissance. La conception et la modélisation de ce type de transformateur font le sujet de cette thèse. Une étude détaillée des topologies de transformateurs est présentée, concernant le dessin des inductances, leur position relative, leurs dimensions géométriques, le blindage du substrat et l’obtention de rapports importants de transformation. Leur modélisation par des simulations électromagnétiques et par un circuit électrique à éléments discrets est également discutée. Le modèle présente une topologie 2-π et une série d’équations analytiques dépendant de ses caractéristiques technologiques et géométriques pour évaluer tous ses composants. Un très bon accord entre les simulations et les mesures est observé pour des transformateurs en technologies CMOS 65 nm et BiCMOS 130 nm jusqu’à 110 GHz. Finalement, les transformateurs sont appliqués à la conception d’un mélangeur BiCMOS à 77 GHz et un amplificateur de puissance CMOS à 60 GHz. / Millimeter-wave wireless communication systems have considerably gained in importance in recent years. Important applications as 60-GHz WLANs and WPANs, 80- GHz automotive radar, and 94 GHz imaging have emerged, requiring significant effort on the design of transceiver’s silicon-based integrated circuits. In this context, integrated transformers are of a particular interest. They may perform, among other functions, impedance matching, single to differential conversion, and power combination. The design and modeling of this type of transformers is the subject of this thesis. A comprehensive study on the topology of transformers is presented, regarding the layout of individual coils, their relative position, geometric dimensions, substrate shields, and the achievement of high transformation ratios. Their modeling through electromagnetic simulations and a lumped-element electric circuit is discussed as well. The model presents a 2-π topology and analytical equations depending on both technological and geometric characteristics to evaluate the totality of its components. A close agreement between model and measurement is shown for 65-nm CMOS and 130-nm BiCMOS transformers up to 110 GHz. Those transformers are then applied to the design of a 77-GHz BiCMOS mixer and a 60-GHz CMOS power amplifier.