La conversion analogique-numérique sigma-delta passe-bande à temps continu constitue une approche intéressante pour la numérisation directe de signaux radiofréquences. Pour faire un premier pas vers des systèmes de conversion rapides et agiles basés sur cette approche, la faisabilité d'un convertisseur sigma-delta passe-bande à fréquence centrale ajustable sur une bande de fréquence limitée est étudiée au travers de la conception d'un circuit intégré prototype en technologie GaAs P-HEMT 0.2 µm.<br />L'architecture du modulateur sigma-delta comprend un filtre de boucle à structure parallèle, afin d'assurer à la fois la stabilité et la précision du dispositif, un sommateur et un comparateur. Les filtres passe-bande, constitutifs du filtre de boucle, sont du type Gm-LC à résistance négative. Le retard optimal théorique pour cette architecture est de 1,25 Te (Te : période d'échantillonnage) et ce retard est approximativement atteint grâce à un comparateur verrouillable (1,12 Te). Le réglage de la fréquence centrale s'opère par le biais de varicaps dans le résonateur d'entrée. La simulation du circuit au niveau transistor permet d'évaluer une résolution de 10 bits sur une bande de 4 MHz pour une fréquence centrale de 750 MHz et une fréquence de sur-échantillonnage de 3 GHz. La fréquence centrale du modulateur peut être abaissée à 725 MHz où la résolution atteint 9 bits. La consommation est estimée à 5,7 W. Le circuit a été implanté et la surface de la puce s'élève à 12 mm2.<br />Ce travail présente une méthodologie de conception basée sur des simulations multi-niveaux (transistor, fonctionnel). Cette approche permet d'isoler l'impact des non-idéalités de chacun des blocs au niveau circuit sur le fonctionnement général du modulateur. Des solutions sont proposées pour la correction de ces défauts. La robustesse du circuit a aussi fait l'objet d'une étude en termes de dispersions technologiques et d'éléments parasites introduits par l'implantation. Des remèdes sont proposés pour pallier ces problèmes.

La fonction contrôle de gestion évolue sous l'influence de facteurs contextuels économiques, technologiques et institutionnels. Dans un environnement considéré comme plus complexe et turbulent, l'organisation tend à décentraliser les responsabilités de gestion vers les managers opérationnels. Face à ce mouvement, la fonction contrôle de gestion doit mettre en place des dispositifs assurant une meilleure coordination organisationnelle. Cette coordination vise à la fois la gestion efficiente et efficace des ressources, et la pertinence stratégique. Un modèle d'organisation intégrée verticalement (et de stratégie émergente) se développe. La fonction contrôle de gestion voit ses missions enrichies tant en termes de soutien aux opérationnels, que de contribution à la décision stratégique. Nous étudions plus spécifiquement le rôle des systèmes de gestion intégrés (SGI) dans l'évolution du contrôle de gestion. Cette technologie semble porteuse d'un potentiel de décloisonnement des activités et de réactivité stratégique. La question des évolutions de la fonction contrôle de gestion en relation avec l'implantation d'un SGI est analysée dans un cadre contextuel et auto réflexif. Cela permet de tenir compte des jeux socio politiques et cognitifs, qui, au delà des conditions contextuelles, contribuent également à la structuration du contrôle de gestion. La grille d'analyse socio technique enrichie permet d'étudier le processus de structuration technologie contrôle à partir d'une trentaine d'études de cas, dont dix seront mobilisées de manière approfondie dans le chapitre de restitution des résultats. La thèse met en évidence : - les logiques d'acteurs, manifestes lors d'un changement organisationnel, - la dualité des outils, - et l'importance de tenir compte de la dimension processuelle du changement. Le déterminisme technologique est remis en cause pour identifier différentes configurations technologie-contrôle. L'implantation d'un SGI peut conduire à : - un système orienté sommet stratégique, dans une logique de rationalisation des systèmes de gestion pour un contrôle centralisé ; - un système orienté opérationnels, dans une logique d'ouverture de la technologie (qui peut être intégrée à un ensemble de dispositifs complémentaires de contrôle) au service d'une réactivité stratégique centrée sur les opérationnels.

L'électronique associée aux détecteurs de particules du grand collisionneur d'hadrons (LHC), en construction au CERN, fonctionnera dans un environnement très radioactif. La plupart des composants microélectroniques développés pour la première génération des expériences du LHC ont été conçues avec des buts spécifiques et très précis, non adaptables pour d'autres applications. Les composants commerciaux ne peuvent pas être employés en proximité du point de collision des particules, car ils ne sont pas tolérants aux radiations. Cette thèse contribue à couvrir le besoin en composants programmables résistants aux rayonnements et aux alea logiques pour les expériences de physique des hautes énergies. Dans ce sens, deux composants sont en cours de développement : un dispositif logique programmable (PLD) et un réseau de portes programmables in-situ (FPGA). Ce travail s'est concentré également sur la recherche d'un registre résistant aux alea logiques dans les deux technologies mentionnées. Le registre est utilisé comme bascule pour les données d'utilisateur dans le FPGA et le PLD, mais aussi comme cellule de configuration dans le FPGA.

L'objectif de ces travaux est le développement en technologie intégrée standard d'une topologiede ligne de propagation optimisée en termes de pertes, d'encombrement et de facteur de qualitéaux fréquences millimétriques. Cette topologie nommée S-CPW (Shielded CoPlanarWaveguide) utilise le phénomène d'ondes lentes afin de miniaturiser longitudinalement la ligned'un facteur compris entre 1,3 et 3,2 par rapport à des topologies classiques. Disposantégalement de faibles pertes, les lignes développées présentent un facteur de qualité élevé parfoissupérieur à 40, à 60 GHz. A partir de l'étude du champ électromagnétique dans la structure, unmodèle électrique a été développé. C'est le premier modèle dans la littérature prenant en compteles pertes dans ce type de guide d'onde. Plusieurs dispositifs passifs intégrés réalisés avec deslignes S-CPW dans différentes technologies CMOS ont été caractérisés jusqu'à 110GHz. Lacompacité et les faibles pertes d'insertion obtenues pour la mesure de filtres à stubs et dediviseurs de puissance permettent de réussir l'intégration de circuits passifs compacts entechnologie microélectronique CMOS standard aux fréquences millimétriques.

Ce manuscrit présente mes activités de recherche sur la conception et l'utilisation de systèmes analogiques neuromorphiques.

Un nœud d'un réseau de capteurs sans fil traite dans ses unités de calcul les signaux issus de plusieurs types de capteurs et effectue différentes tâches liées aux protocoles de communication. Devant exécuter plusieurs types de contrôle, sa flexibilité est un paramètre très important. Les solutions à base de microcontrôleurs ou de FPGA ont été proposées pour aborder le besoin de flexibilité, mais au prix d'une efficacité énergétique réduite. Dans cette thèse, des contrôleurs flexibles à ultra-faible énergie basés sur un contexte de micro-tâches reconfigurables sont explorés comme alternative. Des architectures modulaires pour des machines d'états finis (FSM) et des chemins de données (DP) reconfigurables sont proposées. Les techniques de coupure de l'alimentation (PG pour power gating) sont utilisées pour adapter la consommation aux besoins et réduire la puissance statique. Dans un premier temps, des modèles pour l'estimation des paramètres clés d'un circuit avec PG sont proposés au niveau porte. Ensuite, les opportunités des techniques PG sont déterminées sur les FSM et DP reconfigurables pour en réduire l'énergie. Dans les chemins de données, la reconfiguration fait varier la précision des opérateurs et le PG permet d'éteindre les blocs logiques inutilisés. Une gestion de l'alimentation au niveau lookup table (LUT) est proposée pour réduire les courants de fuite en mode actif et en veille dans les FSM reconfigurables. Des résultats montrent les très bonnes performances des architectures proposées par rapport aux processeurs et FPGA.

Ces trois années de thèse balayent la conception, la fabrication et la caractérisation de lasers III V sur silicium à 1.31 µm pour les data-communications. Le design des sources englobe notamment l’optimisation du couplage entre l’empilement III V et le silicium, effectué grâce à un taper adiabatique, ainsi que l’étude de la cavité laser inscrite, comme le taper, dans le silicium. Trois types de cavités à base de réseaux ont été étudiées: les cavités à contre-réaction distribuée (DFB pour distributed feedback), celles à réseaux de Bragg distribuées (DBR pour distributed Bragg reflector) et enfin celles à réseaux de Bragg échantillonnées (SGDBR pour sampled-grating DBR). Deux solutions ont été abordées concernant les lasers DFB: le réseau, inscrit dans le guide silicium sous la zone de gain, est soit gravé au-dessus du guide Si, soit sur les côtés. La seconde possibilité, appelée ‘DFB lasers couplés latéralement’, simplifie la fabrication et élargit les possibilités de design.Les lasers DFB fabriqués sont très prometteurs en terme de puissance (avec jusque 20 mW dans le guide) ainsi que pour leur pureté spectrale (avec une différence de plus de 50 dB entre le mode principal et le mode suivant). Une accordabilité spectrale de plus de 27 nm a été obtenue en continu avec les lasers SGDBR tout en conservant une très bonne pureté spectrale et une puissance de plus de 7 mW dans le guide. / This 3 years work covers the design, the process and the characterization of III-V on silicon lasers at 1.31 µm for datacommunication applications. In particular, the design part includes the optimization of the coupling between III V and Si using adiabatic tapers as well as the laser cavity, which is formed within the Si. Three types of lasers were studied, all of them based on cavities which consist of gratings: distributed feedback (DFB) lasers, distributed Bragg reflector (DBR) lasers and finally sampled-grating DBR (SGDBR) lasers. Regarding the DFB lasers, two solutions have been chosen: the grating is either etched on top or on the edges of the Si waveguide to form so called vertically or laterally coupled DFB lasers. The latter type, quite uncommon among hybrid III V on Si technologies, simplifies the process fabrication and broadens the designs possibilities.Not only the lasers demonstrated show high output powers (~20 mW in the waveguides) but also very good spectral purities (with a side mode suppression ratio higher than 50 dB), especially for the DFB ones. The SGDBR devices turn out to be continuously tunable over a wavelength range higher than 27 nm with a good spectral purity as well and an output power higher than 7 mW in the waveguide with great opportunities of improvement.

Pour la détermination des contraintes thermomécaniques au niveau du silicium, les capteurs piézorésistifs (en rosette) composés de 4nMOS et 4pMOS ont été développés et embarqués dans des produits de la microélectronique.Les relations caractéristiques liant les grandeurs piézorésistives, électriques et mécaniques ont été établies.La détermination des grandeurs piézorésistives nécessite un test de calibration effectué ici à l’aide d’une machine de flexion quatre-points. Cette machine a été conçue et fabriquée dans le cadre de cette thèse et permet d’appliquer une contrainte uniforme uni-axiale dans l’échantillon de silicium et de déterminer ainsi les trois coefficients piézorésistifs.Les capteurs intégrés sur différentes technologies telles que CMOS65, BiCMOS55, CMOS40, BSI140 et PIC25 ont été calibrés avec cette machine.Ces capteurs MOS ont été utilisés dans les cas d’études des contraintes induites par le TSV (technologie CMOS65), par la mise en boitier avec un empilement 3D (technologie CMOS65) et un empilement 2D (technologie BiCMOS55).Les résultats donnent des composantes de contraintes (σyy, σzz) qui ne sont pas en bonne corrélation avec les résultats de simulations. Les réponses électriques des MOS orientés à 90° (direction [010]) par rapport à l’axe des x (direction [100]) sont mises en question, car le coefficient (π12) obtenu à partir de ce MOS agit directement sur les deux composantes de contraintes.D’autre part, les variations de contraintes dans la zone des capteurs, les variabilités inter-puces et inter-plaques perturbent les résultats.Intégrées dans la même structure de test de la technologie CMOS40, différents composants ont été étudiés, notamment les transistors MOS rosette, la structure bandgap et les résistances poly-Si qui ont aussi été calibrés.Une étude de la contrainte thermomécanique induite par la mise en boitier de cette technologie a révélé un fort impact sur les réponses de sortie (mobilité des MOS, tension bandgap).Par une étude de minimisation paramétrique, cet impact a été réduit en agissant sur les dimensions géométriques des constituants et les propriétés matériaux de la résine de moulage.Ces résultats montrent que les MOS en rosette peuvent être utilisés comme capteurs de contraintes mais avec une efficacité limitée. L’utilisation des résistances actives comme capteurs de contraintes est donc envisageable. Par contre, ces MOS peuvent être utilisés pour déterminer l’impact des contraintes sur le fonctionnement de la puce. / For the thermomechanical stress assessment in silicon, piezoresistive sensors (in rosette) composed of 4nMOS and 4pMOS were developed and embedded into microelectronic products.The characteristic relations between piezoresistive, electrical and mechanical quantities were established.Piezoresistive quantities were identified thanks to a four-points bending calibration machine. This machine was designed and fabricated in the frame of this PhD and enables applying a known uniform uniaxial stress into silicon sample and then calculating the three piezoresistive coefficients.The sensors embedded into different technologies such as CMOS65, BiCMOS55, CMOS40, BSI140 and PIC25 were calibrated with this machine.These MOS sensors were used for studying stresses induced by TSV (CMOS65 technology), by packaging with 3D stacking (CMOS65 technology) and 2D stacking (BiCMOS55 technology).The results give stress components (σyy, σzz) which are not in a good agreement with simulation results. Electrical responses of the MOS oriented at 90° ([010] direction with respect to the x axis ([100] direction)) are questioned because the coefficients (π12) obtained from this MOS acts directly on the two components.In addition, stress variations in sensors area, as well as inter-chips and inter-wafers variabilities disturb the results.Integrated into the same test chip of the CMOS40 technology, different structures were studied, namely the MOS transistors, the bandgap structure and the poly-Si resistances which were also calibrated.For this technology, a study of thermomechanical stress induced by packaging revealed a significant impact on the output responses (MOS mobility, bandgap voltage). Through a minimization parametric study, this impact was reduced by controlling the geometrical dimensions of components and the material properties of the moulding compound.These results show that, MOS rosettes can be used as stress sensors but with a limited efficiency. The use of active resistances as stress sensors is therefore envisaged. However, these MOS can be used to study the impact of stresses on the chip operation.

Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements « Face to Face », « Face to Back » et par « Interposer » sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D « mémoire sur processeur » (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge. / This PhD work deals with characterization and electrical modeling of interconnection networks for 3D stacking of advanced integrated circuits. First, characterization tools have been developed for basic interconnect element specific of the 3D integration : ReDistribution Layer (RDL) interconnect, Back End Of Lines (BEOL) interconnect, Through Silicon Via (TSV) and Copper Pillar. Equivalent models are proposed and then validated on a broad band frequency (MHz-GHz) by electromagnetic modeling. An analysis of global electrical performances of interconnections networks is investigated for 3D wafer stacking. Face to Face, Face to Back and Interposer stacking are compared in order to establish their performances in term of data rate transmission. A study is also carried on 2D inductances integrated in the BEOL to find out which electrical performances are strongly impacted by the stacking of silicon substrate. The last part is dedicated to the optimization strategies of the 3D circuits performances in order to maximize their frequency bandwidth, to minimize the propagation delays and to insure the signal integrity (eye diagram). Answers are given to the 3D circuits designers for determining the best choices of chips orientation, routing and integration density. These results are valued on a concrete application of 3D circuits “memory on processor” (Wide I/O) where obtaining the required specifications on data rate (Gbyps) remain a real challenge.

Cette thèse s'inscrit dans le cadre de l'optique micro-onde. Nous avons mis en oeuvre différentes solutions opto-électroniques dans le but de réaliser un synthétiseur hyperfréquence monolithiquement intégré, faiblement bruité et largement accordable jusqu'au domaine millimétrique. Le synthétiseur est basé sur l'intégration sur InP de deux lasers DFB, d'un coupleur optique et d'une photodiode rapide. En outre, un modulateur électro-optique est également implémenté sur la puce afin de transmettre un signal de données sur la porteuse générée. Les performances obtenues en terme de gamme d'accord et de transmission de données sans fil se sont révélées conformes aux objectifs. Ainsi, une gamme d'accord de 0 à 110 GHz et un débit de transmission de donnée sans fil à courte distance de 1 Gbit/s ont pu être démontrés, établissant notre système à l'état de l'art mondial pour ce type de composant totalement intégré. Les performances en terme de bruit de phase se sont en revanche révélées décevantes. Pour remédier à ce problème nuisant à la montée en débit supérieurs, nous avons investigué deux solutions de stabilisation de la fréquence porteuse. La première, basée sur un asservissement électronique (OPLL) de la puce, s'est pour le moment révélé infructueuse, mais a permis d'étudier plus avant les problématiques qui lui sont liées. La seconde solution, basée sur un système inédit de rétroinjection optique mutuelle et une stabilisation sur un oscillateur électronique externe a quant à elle répondu à nos souhaits. En effet, la stabilisation de la fréquence porteuse par cette technique a permis de démontré des largeurs de raies inférieure à 30 Hz et un bruit de phase réduit à -90 dBc/Hz à 10 kHz d'une porteuse accordée à 90 GHz. A la suite de ces travaux sur une première génération de composants, une deuxième génération a été développée afin d'améliorer les performances intrinsèques de la puce en remédiant aux limitations observées jusqu'alors. Ainsi, une nouvelle configuration de cavité a été conçue intégrant notamment des lasers plus longs ainsi que des miroirs haute réflectivité. Par ailleurs, une optimisation de la structure de la photodiode a été réalisée afin d'améliorer encore sa bande passante. Une telle source permet d’envisager la génération et la modulation de signaux microonde faible bruit de phase et largement accordables sur des composants monolithiquement intégrés répondant aux exigences de compacité, de reproductibilité et de performances haut débit requises par les industries des télécommunications, de la défense ou encore du domaine spatial. / This thesis deals with the microwave photonics context. We have implemented various opto- electronic solutions in order to realize a monolithically integrated microwave synthesizer which has a low noise and a wide tunability until millimeter-wave frequencies. The synthesizer is based on the integration of two InP DFB lasers, an optical coupler and a fast photodiode. In addition, an electro-optic modulator is also implemented on the chip in order to transmit data on the generated carrier. The performances obtained in terms of tunability and wireless data transmission proved consistent with the objectives. Thus, a tuning range of 0-110 GHz and a short distance wireless data transmission rate of 1 Gbit /s have been demonstrated, establishing our system to the state of the art for this type of fully integrated component. Phase noise and linewidth performances have however been disappointing. To solve this problem affecting the data rate we have investigated two ways of stabilizing the carrier frequency. The first, based on an electronic feedback loop (OPLL) has yet proved unsuccessful but allowed us to further explore the related issues. However, the second solution, based on a new system of optical cross injection and stabilization to an external electronic oscillator has filled our wishes. Indeed, the stabilization of the carrier frequency by this technique has demonstrated linewidth less than 30 Hz and a reduced phase noise to -90 dBc / Hz at 10 kHz for a given carrier at 90 GHz. Next to the first generation components, a second generation was developed to improve the intrinsic performances of the chip by remedying the limitations previously observed. Thus, a new cavity configuration was designed including longer lasers and high reflectivity integrated mirrors made by materials deep etching. Moreover, optimization of the photodiode structure was carried out to further improve the bandwidth. Such a source allows to consider the generation and modulation of low phase noise and widely tunable microwave signals on monolithically integrated components matching the compactness, reproducibility and high speed performances required by the telecom, defense and space industries.