Esta tese propõe o desenvolvimento de um método de estimativa de capacitâncias e de potência consumida nos circuitos combinacionais CMOS, no nível de portas lógicas. O objetivo do método é fazer uma previsão do consumo de potência do circuito na fase de projeto lógico, o que permitirá a aplicação de técnicas de redução de potência ou até alteração do projeto antes da geração do seu leiaute. A potência dinâmica consumida por circuitos CMOS depende dos seguintes parâmetros: tensão de alimentação, freqüência de operação, capacitâncias parasitas e atividades de comutação em cada nodo do circuito. A análise desenvolvida na Tese, propõe que a potência seja dividida em duas componentes. A primeira componente está relacionada ao consumo de potência devido às capacitâncias intrínsecas dos transistores, que por sua vez estão relacionadas às dimensões dos transistores. Estas capacitâncias intrínsecas são concentradas nos nodos externos das portas e manifestam-se em função das combinações dos vetores de entrada. A segunda componente está relacionada às interconexões entre as células do circuito. Para esta etapa utiliza-se a estimativa do comprimento médio das interconexões e as dimensões tecnológicas para estimar o consumo de potência. Este comprimento médio é estimado em função do número de transistores e fanout das várias redes do circuito. Na análise que trata das capacitâncias intrínsecas dos transistores os erros encontrados na estimativa da potência dissipada estão no máximo em torno de 11% quando comparados ao SPICE. Já na estimativa das interconexões a comparação feita entre capacitâncias de interconexões estimadas no nível lógico e capacitâncias de interconexões extraídas do leiaute apresentou erros menores que 10%.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico. Programa de Pós-Graduação em Engenharia Mecânica / Made available in DSpace on 2013-07-15T21:08:40Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-08T17:38:43Z : No. of bitstreams: 1 88966.pdf: 2434723 bytes, checksum: a0a7689972a62b9db1ebe026517636a5 (MD5) / A pesquisa, na área de soldagem, vem sofrendo grandes avanços devido às exigências cada vez maiores de qualidade, confiabilidade e produtividade da solda. Entretanto, para isso é necessário que os equipamentos para soldagem acompanhem esta evolução. As fontes existentes atualmente no mercado possuem muitas limitações, sendo raras as vezes em que se pode utilizar processos de soldagens diferentes em uma mesma fonte. Assim sendo, quando se muda de processo de soldagem, é necessário, também a troca da fonte. Para os processos que utilizam transferência metálica por curto-circuito, a fonte também possibilita ajuste eletrônico de sua resposta dinâmica. Como primeira etapa no desenvolvimento desta fonte foi feito um estudo de várias topologias utilizadas nas fontes de soldagens para se controlar a energia entre o arco, e com base nessas já existentes foi proposta a nova topologia, a qual foi implementada neste protótipo. Esta topologia é constituida por um transformador, um retificador de onda completa, um filtro de reativos e um conversor na configuração de "chopper" de quatro quadrantes, usando IGBT's. Numa última etapa são apresentados os resultados experimentais obtidos como ensaios realizados com o conversor e com os processos de soldagem.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2013-07-16T01:09:27Z (GMT). No. of bitstreams: 1 228511.pdf: 2735715 bytes, checksum: bab4d7ec52ce170d392d0a81d8dc2ed4 (MD5)

Dissertação (mestrado) - Universidade Federal de Santa Catarina. Centro Tecnologico / Made available in DSpace on 2013-12-05T20:16:31Z (GMT). No. of bitstreams: 0 Previous issue date: 1993Bitstream added on 2016-01-08T18:12:35Z : No. of bitstreams: 1 91740.pdf: 2295588 bytes, checksum: fc26805c43908fc135852e23bb9ae182 (MD5) / O presente trabalho trata do estudo, desenvolvimento e implementação de um conversor CA-CC trifásico de baixo custo e elevado fator de potência. A estrutura do conversor trata-se de um retificador trifásico em ponte completa a diodos, com filtro indutivo ao qual são acrescentadas três chaves auxiliares bidirecionais em corrente. Um estudo do conversor proposto é realizado por simulação em computador, sendo determinadas as principais características e o comportamento do conversor em função de parâmetros tais como indutância do filtro, ângulo de condução das chaves auxiliares, corrente de carga e tensão de alimentação. Com os resultados obtidos a partir da análise feita por simulação e o desenvolvimento de ábacos, é apresentada uma metodologia de projeto para o conversor proposto. São apresentados também os resultados de testes de bancada para um protótipo projetado para uma potência de saída de 6 Kw.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-22T07:33:12Z (GMT). No. of bitstreams: 1 233237.pdf: 4661966 bytes, checksum: 9ed63db2363d1282c458abdff8347704 (MD5) / Este trabalho apresenta uma proposta para controle (geração) de oscilações em sistemas comutados. Baseado na forma de um oscilador não linear, é proposta uma metodologia de projeto de controladores para a obtenção de oscilações autônomas estáveis em sistemas dinâmicos (sem uso de sinais de referência externos). Os resultados obtidos através de simulações sobre os conversores buck, boost, duplo boost e inversor demonstram a validade do método proposto. Resultados experimentias obtidos em laboratório sobre o inversor e o conversor boost permitem validar a metodologia proposta. This work presents a proposal for control (generation) of oscillations on switched systems. Based in a nonlinear oscillator form, a controller design methodology is proposed to obtain stable autonomous oscillations in dynamic systems (without using external reference signals). The results obtained by means of simulation of buck, boost and double boost converters and an inverter demonstrate the proposed method validity. Experimental results concerning the inverter and the boost converter permits to validate the proposed methodology.

Dissertação (Mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-18T19:31:13Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-09T02:53:12Z : No. of bitstreams: 1 151394.pdf: 6635601 bytes, checksum: 3809c56a51866902b003326d04ce040b (MD5) / Este trabalho apresenta um método de projeto robusto decontroladores de Sistemas de Potência via Inequações Matriciais Lineares (LMI's), de modo a fornecer maior amortecimento para as oscilações eletromecânicas do sistema. Com o projeto robusto do controlador, a estabilidade do sistema deve ser assegurada na presença de incertezas no mesmo, onde estas incertezas foram consideradas neste trabalho como sendo do tipo Linear Convexa. Duas abordagens utilizandoLMI's foram consideradas, sendo a primeira um problema de factibilidade e a segunda um problema de dedesempenho H2. Em ambas as abordagens resolve-se um problema convexo de otimização. O sistema é representado na forma algébrico-diferencial. O controlador utiliza a estrutura comumente empregada na indústria com realimentação desaídas. A viabilidade destas abordagens bem como suas limitações foram avaliadas através de testes em um sistema máquina x barra infinita e um sistema multimáquinas. Simulações dos sistemas não-lineares foram utilizadas para comprovar os resultados.

Tese (Doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-18T23:49:21Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-09T02:52:10Z : No. of bitstreams: 1 150715.pdf: 2634404 bytes, checksum: 3b7068e7424f1750d67dfba0f5d87bc9 (MD5)

Tese (Doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-19T00:08:49Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-09T02:46:02Z : No. of bitstreams: 1 146884.pdf: 6291060 bytes, checksum: 4e39b3ac9bb370349720182d5f182d01 (MD5)

Este trabalho tem como foco a aplicação de técnicas de otimização de potência no alto nível de abstração para circuitos CMOS, e em particular no nível arquitetural e de transferência de registrados (Register Transfer Leve - RTL). Diferentes arquiteturas para projetos especificos de algorítmos de filtros FIR e transformada rápida de Fourier (FFT) são implementadas e comparadas. O objetivo é estabelecer uma metodologia de projeto para baixa potência neste nível de abstração. As técnicas de redução de potência abordadas tem por obetivo a redução da atividade de chaveamento através das técnicas de exploração arquitetural e codificação de dados. Um dos métodos de baixa potência que tem sido largamente utilizado é a codificação de dados para a redução da atividade de chaveamento em barramentos. Em nosso trabalho, é investigado o processo de codificação dos sinais para a obtenção de módulos aritméticos eficientes em termos de potência que operam diretamente com esses códigos. O objetivo não consiste somente na redução da atividade de chavemanto nos barramentos de dados mas também a minimização da complexidade da lógica combinacional dos módulos. Nos algorítmos de filtros FIR e FFT, a representação dos números em complemento de 2 é a forma mais utilizada para codificação de operandos com sinal. Neste trabalho, apresenta-se uma nova arquitetura para operações com sinal que mantém a mesma regularidade um multiplicador array convencional. Essa arquitetura pode operar com números na base 2m, o que permite a redução do número de linhas de produtos parciais, tendo-se desta forma, ganhos significativos em desempenho e redução de potência. A estratégia proposta apresenta resultados significativamente melhores em relação ao estado da arte. A flexibilidade da arquitetura proposta permite a construção de multiplicadores com diferentes valores de m. Dada a natureza dos algoritmos de filtro FIR e FFT, que envolvem o produto de dados por apropriados coeficientes, procura-se explorar o ordenamento ótimo destes coeficientes nos sentido de minimizar o consumo de potência das arquiteturas implementadas.

Esta tese propõe o desenvolvimento de um método de estimativa de capacitâncias e de potência consumida nos circuitos combinacionais CMOS, no nível de portas lógicas. O objetivo do método é fazer uma previsão do consumo de potência do circuito na fase de projeto lógico, o que permitirá a aplicação de técnicas de redução de potência ou até alteração do projeto antes da geração do seu leiaute. A potência dinâmica consumida por circuitos CMOS depende dos seguintes parâmetros: tensão de alimentação, freqüência de operação, capacitâncias parasitas e atividades de comutação em cada nodo do circuito. A análise desenvolvida na Tese, propõe que a potência seja dividida em duas componentes. A primeira componente está relacionada ao consumo de potência devido às capacitâncias intrínsecas dos transistores, que por sua vez estão relacionadas às dimensões dos transistores. Estas capacitâncias intrínsecas são concentradas nos nodos externos das portas e manifestam-se em função das combinações dos vetores de entrada. A segunda componente está relacionada às interconexões entre as células do circuito. Para esta etapa utiliza-se a estimativa do comprimento médio das interconexões e as dimensões tecnológicas para estimar o consumo de potência. Este comprimento médio é estimado em função do número de transistores e fanout das várias redes do circuito. Na análise que trata das capacitâncias intrínsecas dos transistores os erros encontrados na estimativa da potência dissipada estão no máximo em torno de 11% quando comparados ao SPICE. Já na estimativa das interconexões a comparação feita entre capacitâncias de interconexões estimadas no nível lógico e capacitâncias de interconexões extraídas do leiaute apresentou erros menores que 10%.