La simulation des systèmes embarqués multiprocesseurs (MPSoC), dés les premières phases de conception, joue un rôle primordial puisqu'elle permet de réduire le temps d'arrivée sur le marché du produit final. Néanmoins, comme ces MPSoC deviennent de plus en plus complexes et hétérogènes, les méthodes conventionnelles de simulation de bas niveau ne sont plus adéquates. La solution proposée à travers cette thèse est l'intégration dans un seul environnement de plusieurs niveaux de simulation. Ceci permet l'évaluation des performances à un niveau précoce dans le flot de conception. L'environnement est utile dans l'exploration de l'espace des solutions architecturales et permet de converger rapidement vers le couple Architecture/Application le plus adéquat. Dans la première partie de cette thèse, nous présentons un outil de simulation performant et qui offre, à travers les trois niveaux qui le composent, différents compromis entre la vitesse de simulation et la précision de l'estimation des performances. Ces trois niveaux se différencient par les détails de l'architecture nécessaires à chacun et se basent sur le standard SystemC-TLM. Dans la deuxième étape, nous nous sommes intéressés à la consommation d'énergie dans les MPSoc. Pour cela, nous avons enrichi notre environnement de simulation par des modèles de consommation d'énergie flexibles et précis. Enfin dans la troisième étape de notre thèse, une chaîne de compilation basée sur la méthodologie Ingénierie Dirigée par les Modèles (!DM) est développée et intégrée à l'environnement Gaspard. Cette chaîne permet la génération automatique du code SystemC à partir d'une modélisation de haut niveau d'un MPSoc. / Multiprocessor system on chip (MPSoC) simulation in the first design steps has an important impact in reducing the time to market of the final product. However, MPSoC have become more and more complex and heterogeneous. Consequently, traditional approaches for system simulation at lower levels cannot adequately Support the complexity needed for the design of future MPSoc. ln this thesis, we propose a framework composed of several simulation levels. This enables early performance evaluation in the design flow. The proposed framework is useful for design space exploration and permits to find rapidly the most adequate Architecture/Application configuration. ln the first part ofthis thesis, we present an efficient simulation tool composed of three levels that offer several performance/energy tradeoffs. The three levels are differentiated by the accuracy of architectural descriptions based on the SystemC- TLM standard. ln the second part, we are interested by the MPSoC energy consumption. For this, we enhanced Our simulation framework with flexible and accurate energy consumption models. FinaIly in the third part, a compilation chain based on a Model Driven Engineering (MDE) approach is developed and integrated in the Gaspard environment. This chain allows automatic SystemC code generation from high level MPSoC modeling.

Le calcul sur grille permet à un individu, une société, de disposer d’un ensemble d’unités de calcul fournies par des tiers. Dans ce type d’architecture, des problèmes de sécurité se posent : comment garantir à la fois la sécurité du matériel et de l’application. Pour ce qui concerne la sécurité de l’application, il s’agit principalement d’assurer la confidentialité du code et l’intégrité de son exécution. La sécurité du matériel consiste à protéger la machine contre tout code malveillant pouvant être contenu dans l’application. Aucun système ne permet aujourd’hui, de satisfaire ces contraintes fortes de sécurité. Notre objectif dans cette thèse est de proposer et de valider des solutions pour les problèmes de sécurité des grilles informatiques.Pour résoudre ces problèmes, nous proposons l’utilisation de la carte à puce comme support d’exécution hautement sécurisé à travers le déploiement de grilles de cartes à puce. Grâce aux mécanismes de sécurité qu’elles intègrent, les cartes à puce permettent en effet de protéger l’application et son code aussi bien que le support d’exécution. Le travail effectué dans cette thèse consiste à définir un environnement pour le calcul sécurisé sur grille de cartes à puce. / Abstract

Les microsystèmes intégrant des techniques microfluidiques offrent la possibilité de réaliser des analyses biologiques directement sur le site de prélèvement de l’échantillon. Ils ont pour objectifs notamment d’augmenter l’efficacité, la rapidité et l’accessibilité de ces tests. Pour développer efficacement un tel dispositif, un ensemble de critères doit être fixé tels que la limitation du coût, la portabilité, la simplicité d’utilisation et la précision des résultats. Un objectif de cette thèse est également de proposer un nouveau système portable permettant de répondre à un maximum d’applications. Pour cela, il convient d’intégrer et d’automatiser des protocoles biologiques complexes c’est-à-dire nécessitant l’ajout de plusieurs réactifs et des réactions en parallèle. A titre d’exemple, les tests ELISA sont abordés.Pour répondre à cette problématique, une technique innovante utilisant un matériau hyperélastique est combinée à une architecture X-Y. Des chambres étirables, permettant de calibrer et de mélanger des volumes compris entre 1 µL et une centaine de µL, sont ainsi réalisées. Différents protocoles sont intégrés et validés par ordre de complexité croissante dans des cartes microfluidiques en commençant par une gamme de dilution qui est la première étape pour la calibration des protocoles biologiques, puis un test enzymatique et un test ELISA homogène, avant d’aborder le test ELISA hétérogène qui est le protocole visé.Un démonstrateur permettant de piloter les cartes microfluidiques est ensuite présenté. Cette plateforme est générique et compatible avec les cartes microfluidiques développées. Enfin, pour automatiser complétement la mise en œuvre des protocoles, une nouvelle technique d’embarquement de réactifs liquide est proposée. / Microsystems utilizing microfluidic techniques offer the possibility to perform point-of-need biological analysis. An objective of these systems is to increase the efficiency, speed and accessibility of these analyses. In order to effectively develop this kind of device, a set of criteria must be established and adhered to. This set should address cost limitations, portability, user-friendliness, and accuracy of the results. Another objective is to propose a new portable system that has the capability to address as many applications as possible. To this end, complex biological assays with multiple steps and multiple reagents must be integrated and automated. ELISA is one such assay being considered.To deal with this issue, an innovative technique employs a hyper-elastic material joined to an X-Y architecture. The resulting chambers are flexible, thus allowing for calibration and mixing on the range of 1 µL to hundreds of µL. Several protocols are integrated and validated in microfluidic chips in order of increasing complexity. To start, a range of dilutions is performed, which is then used to calibrate biological assay. Next, an enzymatic assay and a homogeneous ELISA are integrated. Finally, heterogeneous ELISA, which is the aimed assay, is achieved.We present here a prototype to demonstrate the handling of the microfluidic chip. This platform is versatile and compatible with those that have been previously developed. Additionally, the introduction and integration of liquid reagents is proposed in order to completely automate the protocol.

L'étude des réseaux sur puces (NoC) est un domaine de recherche qui traite principalement la communication globale dans les systèmes sur puce (SoC). La topologie choisie et l'algorithme de routage jouent un rôle essentiel durant la phase de conception des architectures NoC. La modélisation des structures répétitives telles que les topologies des réseaux sur puce sous des formes graphiques pose un défi particulier. Cet aspect peut être rencontré dans les applications orienté contrôle/données intensif tel que le codeur vidéo H.264. Model Driven Engineering est une méthodologie de développement logiciel où le système complet est modélisé à un niveau d'abstraction élevé en utilisant un langage de modélisation unifié comme l’UML/MARTE. Le profil UML pour la modélisation et l'analyse des systèmes embarqués en temps réel (MARTE) est la norme actuelle pour la modélisation des SoCs.Cette thèse décrit une méthodologie adéquate pour la modélisation des NoCs en utilisant le profil MARTE. L'étude proposée a montré que le paquetage RSM (Repetitive Structure Modeling) du profil MARTE est assez puissant pour modéliser différent types de topologies. En utilisant cette méthodologie, plusieurs aspects tels que l’algorithme de routage sont modélisés en se basant sur les machines d'état. Ceci permet au profil MARTE à être assez complet pour la modélisation d'un grand nombre d’architectures de NoCs. Certains travaux sont en cours pour synthétiser ces réseaux, en VHDL à partir de ces modèles. Pour la validation de la méthodologie proposée, une approche de co-design a été étudiée par l’implémentation d'un système de codage vidéo H.264 sur un NoC de type Diagonal Mesh en utilisant model en « Y » de l’outil Gaspard2. Avant de passer à l'association de l'application/architecture, une optimisation architecturale ciblant la réduction de la puissance consommée du module le plus critique (Estimateur de Mouvement) de l'application a été effectué. Ainsi, une architecture VLSI flexible d’un estimateur de mouvement à blocks variables (FSVBSME) a été proposée. / The study of Networks on Chips (NoCs) is a research field that primarily addresses the global communication in Systems-on-Chip (SoCs). The selected topology and the routing algorithm play a prime role during the design of NoC architectures.The modeling of repetitive structures such as network on chip topologies in graphics forms poses a particular challenge. This aspect may be encountered in intensive data/control oriented applications such as H.264 video coder. Model driven engineering is a software development methodology where the complete system is modeled at a high abstraction level using a modeling language as UML/MARTE. The UML profile for Modeling and Analysis of Real-Time Embedded systems (MARTE) is the current standard for the SoCs modeling. This thesis describes an adequate methodology for modeling NoCs by using the MARTE standard profile. The proposed study has shown that the Repetitive Structure Modeling (RSM) package of MARTE profile is powerful enough for modeling different topologies. By using this methodology, several aspects such as routing algorithm are modeled based finite state machines. This allows to the MARTE profile to be complete enough for modeling a large number of NoCs architectures. Some work is on-going to synthesize such networks in VHDL from such models. While validating the proposed methodology, a co-design approach has been studied by mapping a H264 video coding system onto a Diagonal Mesh NoC by using the Y Chart of Gaspard2 tool. Before allowing the association of the application/architecture, an architectural optimization targeting power minimization of the most critical module of the application has been performed. So, a flexible VLSI architecture for full-search VBSME (FSVBSME) has been proposed.

Le domaine d'application des cartes à microprocesseur est de plus en plus vaste (le secteur monétaire, la téléphonie, la santé). Dorénavant, la carte s'intègre dans des systèmes distribués (paiement sur Internet, téléphonie mobile). Ainsi, malgré l'apparition de nouvelles cartes utilisant des langages de programmation répandus (comme Java pour la JavaCard), le développement des applications carte, dans un milieu distribué et très sujet aux pannes, se révèle de plus en plus complexe. Le modèle transactionnel, de par ses propriétés (Atomicité, Cohérence, Isolation et Durabilité) représente une bonne solution au traitement de ces problèmes. L'implantation de ce modèle dans les cartes à microprocesseur impose l'adaptation de deux mécanismes (la reprise sur panne, et le contrôle de concurrence sur les données) bien connus des systèmes transactionnels classiques. Pour cela, il a notamment fallu tenir compte de la faible taille mémoire disponible et du processeur peu puissant. L'utilisation de cartes gérant les mécanismes cités précédemment (la COST) dans des systèmes distribués s'effectue grâce à une architecture (appelée STIC), utilisant un service de validation distribuée (OTS pour CORBA). Un composant d'adaptation prend en charge les contraintes de la carte (notamment en terme de protocole de communication), de manière à ne pas modifier l'architecture des systèmes existants. Une maquette, basée sur la JavaCard et le service OTS de CORBA, a été réalisée dans le but de simuler une application de paiement sur Internet.

Les cartes à puce jouent un rôle crucial dans de nombreuses applications que nous utilisons quotidiennement : paiement par carte bancaire, téléphonie mobile, titres de transport électroniques, etc. C'est dans ce contexte que la technologie Java Card s'est imposée depuis son introduction en 1996, réduisant les coûts de développement et de déploiement d'applications pour cartes à puce et permettant la cohabitation de plusieurs applications au sein d'une même carte. La communauté scientifique a rapidement démontré que la possibilité donnée à un attaquant d'installer des applications sur les cartes représente une menace. Mais dans le même temps, la sécurité des systèmes embarqués a également été un sujet d'étude très productif, révélant que des algorithmes cryptographiques considérés comme sûrs pouvaient être facilement cassés si leurs implémentations ne prenaient pas en compte certaines propriétés physiques des composants électroniques qui les accueillent. En particulier, une partie des attaques publiées repose sur la capacité de l'attaquant à perturber physiquement le composant pendant qu'un calcul est exécuté. Ces attaques par injections de fautes n'ont que très peu été étudiées dans le contexte de la technologie Java Card. Cette thèse étudie et analyse la sécurité des Java Cards contre des attaques combinant injections de fautes et installations d'applications malicieuses. Tout d'abord, nous présentons différents chemins d'attaques combinées et exposons dans quelle mesure ces attaques permettent de casser différents mécanismes sécuritaires de la plateforme. En particulier, notre analyse sécuritaire permet de démontrer que la propriété de sûreté du typage, l'intégrité du flot de contrôle, ainsi que le mécanisme d'isolation des applications peuvent être contournés et exploités par des combinaisons adéquates. Puis, nous présentons différentes approches permettant d'améliorer la résistance de la plateforme Java Card ainsi que des applications qu'elle accueille contre des attaques combinées. Ainsi, nous définissons plusieurs contremesures rendant les attaques exposées ainsi que certaines attaques de l'état de l'art inopérantes, et ce en gardant à l'esprit les fortes contraintes inhérentes au monde des cartes à puce.

Les leucémies lymphoïdes de type T et B sont des maladies malignes typiques des cellules sanguines. Afin d'approfondir nos connaissances concernant ces dernières, nous avons utilisé le rétrovirus murin Graffi. Pendant longtemps, on pensait que ce rétrovirus ne provoquait que l'apparition des leucémies myéloïdes pour constater, plus tard avec des outils moléculaires et plus perfectionnés, qu'il était capable d'induire différents types de leucémies (lymphoïdes et non lymphoïdes). Pour mieux caractériser les leucémies lymphoïdes et dans le but de trouver des gènes potentiellement impliqués dans ce type de leucémie ou dans le processus de l'hématopoïèse, la technique des microarrays a été retenue. Cette technique permet de mesurer en une seule expérience le niveau d'expression de plusieurs milliers de gènes. Les analyses ont porté sur 8 échantillons de souris constitués de 3 sous types de leucémies T (CD4+/CD8+, CD4+/CD8-, CD4-/CD8+), de 3 sous-types de leucémies B (CD45R low/CD19+, CD45R+/CD19+, CD45R+/CD19+/SCA1+) et d'un contrôle constitué de lymphocytes T (CD4+/CD8+) et B (CD45R+/CD19+) exprimant les marqueurs de surface exprimés à la surface de chacun des types de leucémies. Différentes approches d'analyse des résultats obtenus par les microarrays ont été appliquées de façon à distinguer ou à regrouper les gènes dont l'expression est altérée dans les différents types de leucémies analysées. Ceci nous a permis de sélectionner 56 gènes qui étaient soit spécifiques aux leucémies T, soit spécifiques aux leucémies B, soit communs à ces deux types. Parmi ces gènes se trouvent des gènes qui sont connus dans d'autres types de cancers mais qui n'ont pas encore été impliqués dans la leucémie. D'autres ne sont connus que dans les leucémies non lymphoïdes ou encore n'ont jamais été impliqués ni dans la tumorigénèse ni dans la leucémogénèse mais qui ont des fonctions physiologiques nécessaires au bon fonctionnement de l'organisme. Pour certains autres gènes, aucune information n'était disponible. L'application des microarrays a donc permis de créer une liste constituée des gènes potentiellement impliqués dans le développement de leucémies et qui pourraient servir de marqueurs diagnostiques. ______________________________________________________________________________ MOTS-CLÉS DE L’AUTEUR : Rétrovirus, Rétrovirus murin Graffi, Leucémies lymphoïdes, Leucémies non lymphoïdes, Cytométrie de flux, Tri cellulaire, Micropuces à ADN, Gènes différentiellement exprimés, Oncogènes.

La mesure de performance est utilisée dans tous les systèmes informatiques pour garantir la meilleure performance pour le plus faible coût possible. L'établissement d'outils de mesures et de métriques a permis d'établir des bases de comparaison entre ordinateurs. Bien que le monde de la carte à puce ne fasse pas exception, les questions de sécurité occupent le devant de la scène pour celles-ci. Les efforts allant vers une plus grande ouverture des tests et de la mesure de performance restent discrets. Les travaux présentés ici ont pour objectif de proposer une méthode de mesure de la performance dans les plates-formes Java Card qui occupent une part considérable du marché de la carte à puce dans le monde d'aujourd'hui. Nous étudions en détails les efforts fournis par d'autres auteurs sur le sujet de la mesure de performance et en particulier la mesure de performance sur les cartes à puce. Un grand nombre de ces travaux restent embryonnaires ou ignorent certains aspects des mesures. Un des principaux défauts de ces travaux est le manque de rapport entre les mesures effectuées et les applications généralement utilisées dans les cartes à puce. Les cartes à puce ont par ailleurs des besoins importants en termes de sécurité. Ces besoins rendent les cartes difficiles à analyser. L'approche logique consiste à considérer les cartes à puce comme des boites noires. Après l'introduction de méthodologies de mesures de performance pour les cartes à puce, nous choisirons les outils et les caractéristiques des tests que nous voulons faire subir aux cartes, et nous analyserons la confiance à accorder aux données ainsi récoltées. Enfin une application originale des cartes à puce est proposée et permet de valider certains résultats obtenus.

Afin de connecter les différents composants dans une puce, le réseau sur puce a supplanté le bus pour les applications complexes nécessitant une large bande passante. Plusieurs travaux de recherches ont essayé de développer ces réseaux. On évalue le réseau à l’aide de critères de performances tels que la latence moyenne, la surface en silicium requise, la puissance consommée et les qualités de services présentés. La topologie la plus adoptée par la plupart des travaux de recherche est la topologie MESH à 2 dimensions mais cette topologie a montré des insuffisances surtout dans le cas d’un réseau de taille limitée. Ces insuffisances pourraient être contournées par la nouvelle technologie des circuits intégrés à 3 dimensions. Toutefois cette technologie a aussi montré ses limites au niveau de la technologie de fabrication dû à l’emploi massif des TSV (Through SiliconVia) nécessaires à la communication inter- couches. Ces derniers ne peuvent être utilisés qu’en nombre bien limité. On a proposé, dans ce mémoire, une nouvelle topologie du réseau, basée sur les routeurs virtuels en deux versions. Elle est basée sur la notion des routeurs virtuels, pouvant jouer le même rôle qu’un réseau 3D mais avec moins de ressources et même avec une meilleure performance en termes de latence pour l’envoi du paquet de la source vers la destination. / To connect the various components in a chip, the network on chip supplanted the bus for complex applications requiring large bandwidth. Several research studies have tried to develop these networks. The network is evaluated based on performances criteria such as average latency, required silicon area, consumed power and the presented qualities of service. Most of these works adopted the 2 dimensions MESH topology but this topology showed deficiencies in the case of sized network. These shortcomings could be circumvented by the new technology of 3D integrated circuits. However, this technology has also shown its limits in terms of manufacturing technology due to the massive use of TSV (Through Silicon Via) necessary for the inter- layers communication. The latter could only be used in very limited numbers. It is suggested in this thesis, a new network topology, based on the virtual routers in two versions. It is based on the concept of virtual routers playing the same role as a 3D network but with fewer resources and even better performances in terms of latency

L’évolution des réseaux informatiques, et notamment d’Internet, s’ancre dans l’émergence de paradigmes prépondérants tels que la mobilité et les réseaux sociaux. Cette évolution amène à considérer une réorganisation de la gestion des données circulant au cœur des réseaux. L’accès à des services offrant de la vidéo ou de la voix à la demande depuis des appareils aussi bien fixes que mobiles, tels que les Smartphones, ou encore la perméabilité des informations fournies à des réseaux sociaux conduisent à s’interroger sur la notion d’identité numérique et, de manière sous-jacente, à reconsidérer les concepts de sécurité et de confiance. La contribution réalisée dans ce travail de thèse consiste, dans une première partie, à analyser les différents modèles d’identité numérique existants ainsi que les architectures de fédération d’identité, mais également les protocoles déployés pour l’authentification et les problèmes de confiance engendrés par l’absence d’élément sécurisé tel qu’une carte à puce. Dans une deuxième partie, nous proposons, en réponse aux éléments dégagés dans la partie précédente, un modèle d’identité fortement attaché au protocole d’authentification TLS embarqué dans un composant sécurisé, permettant ainsi de fournir les avantages sécuritaires exigibles au cœur des réseaux actuels tout en s’insérant naturellement dans les différents terminaux, qu’ils soient fixes ou mobiles. Enfin, dans une dernière partie, nous expliciterons plusieurs applications concrètes, testées et validées, de ce modèle d’identité, afin d’en souligner la pertinence dans des cadres d’utilisation pratique extrêmement variés. / IT networks evolution, chiefly Internet, roots within the emergence of preeminent paradigms such as mobility and social networks. This development naturally triggers the impulse to reorganize the control of data spreading throughout the whole network. Taking into account access to services such as video or voice on demand coming from terminals which can be fixed or mobile such as smartphones, or also permeability of sensitive information provided to social networks, these factors compel a necessary interrogation about digital identity as a concept. It also intrinsically raises a full-fledged reconsideration of security and trust concepts. The contribution of this thesis project is in line, in a first part, with the analysis of the existing manifold digital identity frameworks as well as the study of current authentication protocols and trust issues raised by the lack of trusted environment such as smartcards. In a second part, as an answer to the concerns suggested in the first part, we will advocate an identity framework strongly bounded to the TLS authentication protocol which needs to be embedded in a secure component, thus providing the mandatory security assets for today’s networks while naturally fitting with a varied scope of terminals, be it fixed or mobile. In a last part, we will finally exhibit a few practical applications of this identity framework, which have been thoroughly tested and validated, this, in order to emphasize its relevance throughout multifarious use cases.