Ce travail de thèse présente la conception et la réalisation de dispositifs microfluidiques en PDMS (Polydiméthylsiloxane) pour l'intégration d'analyses biologiques. Dans un premier temps, des outils microfluidiques sont construits et améliorés dans ce but: une méthode de pompage passif et de mise en oeuvre du PDMS a fait l'objet d'un dépôt de brevet. Les micro-pompes, éléments clés d'une intégration poussée, sont étudiées expérimentalement et théoriquement, menant à un modèle prédictif basé sur une équivalence électrique. Ce travail a été publié dans \textit{Journal of Applied Physics}. La dispersion hydrodynamique, diluant les échantillons lors de leur transport est caractérisée. De cette analyse, une nouvelle méthode de génération de gradients de concentration est conçue et testée expérimentalement. Fort de ces développements, une plate-forme microfluidique originale intégrant des puces à ADN est fabriquée en une version de laboratoire et une version portable. Grâce à ce dispositif, les connaissances de la réaction d'hybridation sur une surface, base des puces à ADN, sont complétées par des mesures comparées de courbes de fusion et un modèle de couplage réaction-diffusion-advection est étendu expérimentalement au cas des puces à ADN. Finalement dans le cadre d'une collaboration avec l'IGH (Institut de Génétique Humaine) de Montpellier, deux méthodes originales de dosage d'allèles pour la trisomie 21 sont testées et des expériences sur des échantillons biologiques sont en cours de préparation. En conclusion, cette thèse a donné lieu au dépôt d'un brevet et à la publication deux articles. Elle aura abouti à la mise en oeuvre de méthodes et approches originales basées sur la technologie microfluidique, appliquées à différents domaines (dispersion, pompage, puce à ADN).

L’utilisation de photodiodes avalanche monophotoniques (PAMP) pour une utilisation au sein d’imageur préclinique par tomographie d’émission par positrons est d’intérêt. En effet, l’utilisation de ces photodétecteurs intégrés au CMOS est poussée par leurs excellentes performances de résolution en temps ainsi que leur haute sensibilité. Cependant, l’utilisation de ces détecteurs nécessite également un circuit intégré de contrôle visant à protéger les photodiodes de courants trop élevés lors de déclenchement d’avalanches et de contrôler leurs temps mort. Ces circuits de plus en plus sophistiqués nécessitent un espace significatif diminuant ainsi la surface photosensible à la surface de la puce et diminuant leurs sensibilités. L’assemblage 3D puce-à-puce est donc nécessaire dans le but d’augmenter la surface photosensible et de ne pas limiter les fonctionnalités de contrôles électroniques individuelles à chaque PAMP. Ce document présente le développement d’un procédé d’assemblage 3D puce-à-puce visant l’intégration de matrices de PAMP. Les étapes de microfabrication nécessaires visent l’intégration d’interconnexions verticales au travers du substrat (TSV) permettant de transmettre les signaux d’une couche à l’autre et le collage 3D de ceux-ci. De plus, des mesures de caractéristiques de bruits ont été effectuées sur des puces ayant subi certaines étapes de microfabrication du procédé d’assemblage 3D. Ces mesures ont été effectuées dans le but de déterminer l’impact potentiel du procédé d’assemblage sur les performances des PAMP intégrés en 3D.

L'objectif d'un avion plus électrique conduit à l'utilisation croissante de systèmes d'électronique y compris dans des zones de haute température. Les modules de puissance classiques doivent être adaptés à cet environnement: les composants en SiC sont commercialement disponibles mais l'environnement de la puce est à modifier. Cette thèse s'intéresse aux techniques d'attaches de puces basses température que sont le frittage d'argent et la brasure en phase liquide transitoire (TLPB) or-étain. Dans une première partie, les enjeux de l'électronique de puissance et plus particulièrement des applications haute température est donnée. Les mécanismes physique (mouillage, diffusion)qui régissent le frittage et le TLPB (Transient liquid Phase Bonding) sont ensuite décrits avec précision. La deuxième partie de cette thèse s'intéresse à la mise en oeuvre d'un protocole fiable d'attache de puce par frittage d'une nanopoudre d'argent commerciale. Une fois établie, la méthode a ensuite été optimisée pour différentes tailles de composants. La caractérisation de l'attache a été réalisée en shear-test et par des images en microscopie optique. La troisième et dernière partie de ce travail a pour objet la réalisation d'attaches de puces par TLPB or-étain. Ce chapitre traite de la mise en oeuvre expérimentale de la technique, depuis la métallisation des wafers jusqu'à la caractérisation des attaches en microscopie (optique et MEB). Ce travail de thèse est très expérimental car même si un protocole de mise en oeuvre existe (pour le frittage), il est indispensable de l'adapter aux conditions expérimentales pour l'optimiser. Ce travail a aussi mis en évidence certaines difficultés techniques de préparation des surfaces. / More electric aircaft projects lead to the increasing use of power electronic systems including in high temperature areas. Classical power modules must be adapted to this harsh environment: SiC devices are now commercially available but the packaging of the dies must be completely changed. This thesis focus on alternative die-backside attaches aand particularly on sintering and Transient Liquid Phase Bonding (TLPB) which are classified as Low Temperature Joining Techniques. In the first part, importance of power electronic systems for high temperature applications is given. Theoretical considerations about physical mechanisms (diffusion, wetting) involved in sintering and TLPB are described precisely. The purpose of the second part of this thesis is to establish a realiable protocole of die-attach using commercial silver nanopaste.the method has been optimized for different sizes of devices. Caracterization was provided using optical pictures and shear-test results. The third chapter of this work is about the realization of die-attaches using TLPB method. A description of surfaces preparation is given and diffusion results are discussed using SEM and optical pictures. This work is very experimental because sintering classical procedure must be adapted and optimized for each kind of devices. This thesis has clealy shown the difficulties for surfaces preparation.

Cette thèse présente l'approche multi-compartiment, qui autorise un co-hébergement sécurisé et flexible de plusieurs piles logicielles autonomes au sein d'un même système multiprocesseur intégré sur puce. Dans le marché des appareils orientés multimédia, ces piles logicielles autonomes représentent généralement les intérêts des différentes parties prenantes. Ces parties prenantes sont multiples (fabricants, fournisseurs d'accès, fournisseurs de contenu, utilisateurs, etc.) et ne se font pas forcément confiance entre elles, d'où la nécessité de trouver une manière de les exécuter ensemble mais avec une certaine garantie d'isolation. Les puces multimédia étant matériellement fortement hétérogènes -- peu de processeurs généralistes sont assistés par une multitude de processeurs ou coprocesseurs spécialisés -- et à mémoire partagée, il est difficile voire impossible de résoudre cette problématique uniquement avec les récentes techniques de co-hébergement (virtualisation). L'approche multi-compartiment consiste en un nouveau modèle de confiance, plus flexible et générique que l'existant, qui permet à des piles logicielles variées de s'exécuter simultanément et de façon sécurisée sur des plateformes matérielles hétérogènes. Le cœur de l'approche est notamment composé d'un mécanisme global de protection, responsable du partage sécurisé de l'unique espace d'adressage et logiquement placé dans le réseau d'interconnexion afin de garantir le meilleur contrôle. Cette approche présente également des solutions pour le partage des périphériques, notamment des périphériques ayant une capacité DMA, entre ces piles logicielles. Enfin, l'approche propose des solutions pour le problème de redirection des interruptions matérielles, un aspect collatéral au partage des périphériques. Les principaux composants des solutions matérielles et logicielles proposées sont mis en œuvre lors de la conception d'une plateforme d'expérimentation, sous la forme d'un prototype virtuel. Outre la validation de l'approche, cette plateforme permet d'en mesurer le coût, en termes de performance et de surface de silicium. Concernant ces deux aspects, les résultats obtenus montrent que le coût est négligeable.

Avec l’augmentation du nombre de cœurs, les problèmes de congestion sont commencé avec les interconnexions conventionnelles. Afin de remédier à ces défis, WiNoCoD projet (Wired RF Network-on-Chip Reconfigurable-on-Demand) a été initié par le financement de l’Agence Nationale de Recherche (ANR). Ce travail de thèse contribue à WiNoCoD projet. Une structure de contrôleur de RF est proposé pour l’interconnexion OFDMA de WiNoCoD et plusieurs algorithmes d’allocation de bande passante efficaces (distribués et centralisés) sont développés, concernant les demandes et contraintes très spécifiques de l’environnement sur-puce. Un protocole innovante pour l’arbitrage des sous-porteuses pour des longueurs bimodales de paquets sur-puce, qui ne nécessite aucun signalisation supplémentaire est introduit. Utilisation des ordres de modulation élevés avec plus grande consommation d’énergie est évaluée. / With rapidly increasing number of cores on a single chip, scalability problems have arised due to congestion and latency with conventional interconnects. In order to address these issues, WiNoCoD project (Wired RF Network-on-Chip Reconfigurable-on-Demand) has been initiated by the support of French National Research Agency (ANR). This thesis work contributes to WiNoCoD project. A special RF controller structure has been proposed for the OFDMA based wired RF interconnect of WiNoCoD. Based on this architecture, effective bandwidth allocation algorithms have been presented, concerning very specific requirements and constraints of on-chip environment. An innovative subcarrier allocation protocol for bimodal packet lengths of cache coherency traffic has been presented, which is proven to decrease average latency significantly. In addition to these, effective modulation order selection policies for this interconnect have been introduced, which seeks the optimal delay-power trade-off.

Les travaux présentés dans cette thèse s'intéressent à l'immobilisation de biomolécules pour le développement d'outils d'analyse multiparamétrique pour la caractérisation d'échantillons biologiques et le diagnostic, sur un support de type biopuce couplé à une détection colorimétrique.Un premier axe de recherche concerne le développement de tests d'hybridation d'acides nucléiques et d'immunotests à haut-débit automatisés sur plaque de filtration. Cette méthode a permis la mise au point d'un test de génotypage automatisé pour le dépistage transfusionnel haut-débit (génotypage érythrocytaire étendu) en collaboration avec l'Établissement Français du Sang Rhône-Alpes (EFS-RA). Il permet d'analyser 96 échantillons en quatre heures, et de caractériser six génotypes par échantillon. Cet outil a fait l'objet d'une validation sur un panel de 293 donneurs.La seconde partie des travaux présentés s'intéresse au développement d'un procédé d'immobilisation d'oligonucléotides sur un polymère particulier (PolyshrinkTM) pour l'élaboration d'un système d'analyse miniaturisé. Plusieurs stratégies d'activation ont été envisagées et ont abouti à la mise au point d'une technique d'immobilisation d'oligonucleotides in situ dans des plots d'hydrogel. La méthode de fabrication permet d'obtenir une matrice de plots d'hydrogel de 60 µm de diamètre et d'une hauteur de 6 µm en moyenne. En outre, il a été démontré que les oligonucléotides immobilisés dans les plots pouvaient détecter de façon quantitative et sélective les cibles complémentaires présentes dans l'échantillon analysé en utilisant une détection par colorimétrie ou par chimiluminescence.

Que ce soit au travers des smartphones, des consoles de jeux portables ou bientôt des supercalculateurs, les systèmes sur puce (System-on-chip (SoC)) ont vu leur utilisation largement se répandre durant ces deux dernières décennies. Ce phénomène s’explique notamment par leur faible consommation de puissance au regard des performances qu’ils sont capables de délivrer, et du large panel de fonctions qu’ils peuvent intégrer. Les SoC s’améliorant de jour en jour, ils requièrent de la part des systèmes d’interconnexions qui supportent leurs communications, des performances de plus en plus élevées. Pour répondre à cette problématique les réseaux sur puce (Network-on-Chip (NoC)) ont fait leur apparition.En plus des ASIC, les circuit reconfigurables FPGA sont un des choix possibles lors de la réalisation d’un SoC. Notre première contribution a donc été de réaliser et d’étudier les performances du portage du réseau sur puce générique Hermes initialement conçu pour ASIC, sur circuit reconfigurable. Cela nous a permis de confirmer que l’architecture du système d’interconnexions doit être adaptée à celle du circuit pour pouvoir atteindre les meilleures performances possibles. Par conséquent, notre deuxième contribution a été la conception de l’architecture de TrustNoC, un réseau sur puce optimisé pour FPGA à hautes performances en latence, en fréquence de fonctionnement, et en quantité de ressources logiques occupées.Un autre aspect primordial qui concerne les systèmes sur puce, et plus généralement de tous les systèmes numériques est la sécurité. Notre dernière principale contribution a été d’étudier les menaces qui s’exercent sur les SoC durant toutes les phases de leur vie, puis de développer à partir d’un modèle de menaces, des mécanismes matériels de sécurité permettant de lutter contre des détournements d’IP, et des attaques logicielles. Nous avons également veillé à limiter au maximum le surcoût qu’engendre les mécanismes de sécurité sur les performances sur réseau sur puce. / Whether through smartphones, portable game consoles, or high performances computing, Systems-on-Chip (SoC) have seen their use widely spread over the last two decades. This can be explained by the low power consumption of these circuits with the regard of the performances they are able to deliver, and the numerous function they can integrate. Since SoC are improving every day, they require better performances from interconnects that support their communications. In order to address this issue Network-on-Chip have emerged.In addition to ASICs, FPGA circuits are one of the possible choices when conceiving a SoC. Our first contribution was therefore to perform and study the performance of Hermes NoC initially designed for ASIC, on reconfigurable circuit. This allowed us to confirm that the architecture of the interconnection system must be adapted to that of the circuit in order to achieve the best possible performances. Thus, our second contribution was to design TrustNoC, an optimized NoC for FPGA platform, with low latency, high operating frequency, and a moderate quantity of logical resources required for implementation.Security is also a primordial aspect of systems-on-chip, and more generally, of all digital systems. Our latest contribution was to study the threats that target SoCs during all their life cycle, then to develop and integrate hardware security mechanisms to TrustNoC in order to counter IP hijacking, and software attacks. During the design of security mechanisms, we tried to limit as much as possible the overhead on NoC performances.

L'utilisation de la troisième dimension peut entraîner une réduction significative de la puissance et de la latence moyenne du trafic dans les réseaux sur puce (Network-on-Chip). La technologie des vias à travers le substrat (ou Through-Silicon Via) est la technologie la plus prometteuse pour l'intégration 3D, car elle offre des liens verticaux courts qui remédient au problème des longs fils dans les NoCs-2D. Les TSVs sont cependant énormes et les processus de fabrication sont immatures, ce qui réduit le rendement des systèmes sur puce à base de NoC-3D. Par conséquent, l'idée de réseaux sur puce 3D partiellement connectés verticalement a été introduite pour bénéficier de la technologie 3D tout en conservant un haut rendement. En outre, de tels réseaux sont flexibles, car le nombre, l'emplacement et l'affectation des liens verticaux dans chaque couche peuvent être décidés en fonction des exigences de l'application. Cependant, ce type de réseaux pose un certain nombre de défis : Le routage est le problème majeur, car l'élimination de certains liens verticaux fait que l'on ne peut utiliser les algorithmes classiques qui suivent l'ordre des dimensions. Pour répondre à cette question nous expliquons et évaluons un algorithme de routage déterministe appelé “Elevator First”, qui garanti d'une part que si un chemin existe, alors on le trouve, et que d'autre part il n'y aura pas d'interblocages. Fondamentalement, la performance du NoC est affecté par a) la micro architecture des routeurs et b) l'architecture d'interconnexion. L'architecture du routeur a un effet significatif sur la performance du NoC, à cause de la latence qu'il induit. Nous présentons la conception et la mise en œuvre de la micro-architecture d'un routeur à faible latence implantant​​l'algorithme de routage Elevator First, qui consomme une quantité raisonnable de surface et de puissance. Du point de vue de l'architecture, le nombre et le placement des liens verticaux ont un rôle important dans la performance des réseaux 3D partiellement connectés verticalement, car ils affectent le nombre moyen de sauts et le taux d'utilisation des FIFOs dans le réseau. En outre, l'affectation des liens verticaux vers les routeurs qui n'ont pas de ports vers le haut ou/et le bas est une question importante qui influe fortement sur les performances. Par conséquent, l'exploration architecturale des réseaux sur puce 3D partiellement connectés verticalement est importante. Nous définissons, étudions et évaluons des paramètres qui décrivent le comportement du réseau, de manière à déterminer le placement et l'affectation des liens verticaux dans les couches de manière simple et efficace. Nous proposons une méthode d'estimation quadratique visantà anticiper le seuil de saturation basée sur ces paramètres. / Utilization of the third dimension can lead to a significant reduction in power and average hop-count in Networks- on-Chip (NoC). TSV technology, as the most promising technology in 3D integration, offers short and fast vertical links which copes with the long wire problem in 2D NoCs. Nonetheless, TSVs are huge and their manufacturing process is still immature, which reduces the yield of 3D NoC based SoC. Therefore, Vertically-Partially-Connected 3D-NoC has been introduced to benefit from both 3D technology and high yield. Moreover, Vertically-Partially-Connected 3D-NoC is flexible, due to the fact that the number, placement, and assignment of the vertical links in each layer can be decided based on the limitations and requirements of the design. However, there are challenges to present a feasible and high-performance Vertically-Partially-Connected Mesh-based 3D-NoC due to the removed vertical links between the layers. This thesis addresses the challenges of Vertically-Partially-Connected Mesh-based 3D-NoC: Routing is the major problem of the Vertically-Partially-Connected 3D-NoC. Since some vertical links are removed, some of the routers do not have up or/and down ports. Therefore, there should be a path to send a packet to upper or lower layer which obviously has to be determined by a routing algorithm. The suggested paths should not cause deadlock through the network. To cope with this problem we explain and evaluate a deadlock- and livelock-free routing algorithm called Elevator First. Fundamentally, the NoC performance is affected by both 1) micro-architecture of routers and 2) architecture of interconnection. The router architecture has a significant effect on the performance of NoC, as it is a part of transportation delay. Therefore, the simplicity and efficiency of the design of NoC router micro architecture are the critical issues, especially in Vertically-Partially-Connected 3D-NoC which has already suffered from high average latency due to some removed vertical links. Therefore, we present the design and implementation the micro-architecture of a router which not only exactly and quickly transfers the packets based on the Elevator First routing algorithm, but it also consumes a reasonable amount of area and power. From the architecture point of view, the number and placement of vertical links have a key role in the performance of the Vertically-Partially-Connected Mesh-based 3D-NoC, since they affect the average hop-count and link and buffer utilization in the network. Furthermore, the assignment of the vertical links to the routers which do not have up or/and down port(s) is an important issue which influences the performance of the 3D routers. Therefore, the architectural exploration of Vertically-Partially-Connected Mesh-based 3D-NoC is both important and non-trivial. We define, study, and evaluate the parameters which describe the behavior of the network. The parameters can be helpful to place and assign the vertical links in the layers effectively. Finally, we propose a quadratic-based estimation method to anticipate the saturation threshold of the network's average latency.

Avec l’augmentation du nombre de cœurs, les problèmes de congestion sont commencé avec les interconnexions conventionnelles. Afin de remédier à ces défis, WiNoCoD projet (Wired RF Network-on-Chip Reconfigurable-on-Demand) a été initié par le financement de l’Agence Nationale de Recherche (ANR). Ce travail de thèse contribue à WiNoCoD projet. Une structure de contrôleur de RF est proposé pour l’interconnexion OFDMA de WiNoCoD et plusieurs algorithmes d’allocation de bande passante efficaces (distribués et centralisés) sont développés, concernant les demandes et contraintes très spécifiques de l’environnement sur-puce. Un protocole innovante pour l’arbitrage des sous-porteuses pour des longueurs bimodales de paquets sur-puce, qui ne nécessite aucun signalisation supplémentaire est introduit. Utilisation des ordres de modulation élevés avec plus grande consommation d’énergie est évaluée. / With rapidly increasing number of cores on a single chip, scalability problems have arised due to congestion and latency with conventional interconnects. In order to address these issues, WiNoCoD project (Wired RF Network-on-Chip Reconfigurable-on-Demand) has been initiated by the support of French National Research Agency (ANR). This thesis work contributes to WiNoCoD project. A special RF controller structure has been proposed for the OFDMA based wired RF interconnect of WiNoCoD. Based on this architecture, effective bandwidth allocation algorithms have been presented, concerning very specific requirements and constraints of on-chip environment. An innovative subcarrier allocation protocol for bimodal packet lengths of cache coherency traffic has been presented, which is proven to decrease average latency significantly. In addition to these, effective modulation order selection policies for this interconnect have been introduced, which seeks the optimal delay-power trade-off.

Le rôle des protéines avec un motif TerD est depuis toujours insaisissable. La séquence en acides aminés qui correspond au motif TerD est répandue dans les génomes de plusieurs espèces bactériennes. Les recherches effectuées dans le cadre de ce doctorat avaient pour objectif d’identifier le rôle du gène tdd8 (SCO2368) qui code pour une protéine avec un motif TerD chez Streptomyces coelicolor. Sur la base d’une étude comparative du transcriptome de souches présentant une expression différentielle de tdd8, il a été possible de déterminer l’implication de tdd8 dans plusieurs systèmes de régulation. Les résultats obtenus ont permis d'établir que le niveau d’expression de tdd8 peut jouer un rôle dans le mécanisme de la différenciation morphologique et de la sporulation, dans le métabolisme de l’azote et dans l’équilibre redox. La protéine Tdd8 semble avoir un rôle dans divers processus cellulaires de par son implication dans l’homéostasie du calcium intracellulaire qui a été démontrée dans cette étude. Parmi les gènes qui semblent affectés par le taux d’expression de tdd8, ces recherches ont identifié un regroupement de gènes impliqués dans la réponse au stress redox. La plupart de ces gènes sont positionnés sur deux loci et leur expression implique un système de régulation analogue au régulon DosR retrouvé chez Mycobactérium tuberculosis. La croissance de la souche M145 de S. coelicolor en conditions de stress (hypoxie et présence d’oxyde nitrique) a permis de confirmer l’induction de ces gènes et des recherches bioinformatiques ont permis d’identifier un motif de liaison DosR dans les séquences qui précèdes la région codante de plusieurs gènes situés dans les deux loci identifiés. Les recherches ont également permis une meilleure caractérisation du métabolisme de l’azote et notamment une implication de tdd8 dans la régulation de ce métabolisme. Ces travaux s’inscrivent dans un processus de recherche fondamentale qui permet de mieux comprendre le rôle des protéines avec un motif TerD.