Cette thèse s'intéresse aux architectures contenant des FPGAs reconfigurables dynamiquement et partiellement. Dans ces architectures, la complexité et la difficulté de portage des applications sont principalement dues aux connections étroites entre la gestion de la reconfiguration et le calcul lui-même. Nous proposons 1) un nouveau niveau d'abstraction, appelé gestionnaire de composants matériels (HCM) et 2) un mécanisme de communication scalable (SCM), qui permettent une séparation claire entre l'allocation d'une fonction matérielle et la procédure de reconfiguration. Cela réduit l'impact de la gestion de la reconfiguration dynamique sur le code de l'application, ce qui simplifie grandement l'utilisation des plateformes FPGA. Les application utilisant le HCM et le SCM peuvent aussi être portées de manière transparentes à des systèmes multi-FPGA et/ou multi-utilisateurs. L'implémentation de cette couche HCM et du mécanisme SCM sur des plateformes réalistes de prototypage virtuel démontre leur capacité à faciliter la gestion du FPGA tout en préservant les performances d'une gestion manuelle, et en garantissant la protection des fonctions matérielles. L'implémentation du HCM et du mécanisme SCM ainsi que leur environnement de simulation sont open-source dans l'espoir d'une réutilisation par la communauté. / This thesis shows that in FPGA-based dynamic reconfigurable architectures, the complexity and low portability of application developments are mainly due to the tight connections between reconfiguration management and computation. By proposing 1) a new abstraction layer, called Hardware Component Manager (HCM) and 2) a Scalable Communication Mechanism (SCM), we clearly separate the allocation of a hardware function from the control of a reconfiguration procedure. This reduces the dynamic reconfiguration management impact on the application code, which greatly simplifies the use of FPGA platforms. Applications using the HCM and the SCM can also be transparently ported to multi-user and/or multi-FPGA systems. The implementation of this HCM layer and the SCM mechanism on realistic simulation platforms demonstrates their ability to ease the management of FPGA flexibility while preserving performance and ensuring hardware function protection. The HCM and SCM implementations and their simulation environment are open-source in the hope of reuse by the community.

Les applications de télécommunications mobiles et de multimédia, notamment dans le domaine de l'embarqué, deviennent de plus en plus complexes au niveau calculatoire et consomment de plus en plus d'énergie. Afin de palier aux besoins calculatoires et énergétiques de ces applications, les concepteurs se sont orientés vers les architectures hybrides, associant des systèmes de nature et paradigme différents. Ces architectures ont retenu l'attention des concepteurs parce qu'elles présentent un bon compromis coût/performances calculatoires d'autant plus qu'elles possèdent des propriétés énergétiques intéressantes. En outre, l'émergence dans la dernière décade des architectures reconfigurables dynamiquement associant haute performance et encore plus de flexibilité, a fait que les dernières générations des architectures hybrides associent un ou plusieurs processeurs à une ou plusieurs architectures reconfigurables dynamiquement (ARD). Cette thèse s'inscrit dans cette thématique et a ainsi pour objectif d'apporter une modélisation précise de ces architectures ainsi que des méthodologies permettant d'exploiter leurs potentiels de performances. Une modélisation des mécanismes d'échange d'informations entre un processeur couplé à une ressource reconfigurable est d'abord proposée ce qui a permis une identification précise de modèles de performances. En utilisant ces modèles de performances, une méthodologie d'adéquation algorithme architecture permettant suivant les paramètres de l'application de déterminer le couplage CPU/ARD adéquat est présentée. Nous introduisons ces modèles de performances dans le flot de développement logiciel de ces architectures afin de permettre un partitionnement temporel automatique basé sur la détermination de la surface (en nombre d'unités fonctionnelles) de l'ARD nécessaire pour avoir des performances optimales et ce en trouvant le facteur de déroulage de boucle qui assure le maximum de performances pour l'architecture hybride. Le dernier aspect de ce travail concerne la validation de ces méthodologies et leur mise en oeuvre. Nous présentons pour cela les mécanismes d'implémentation d'un démodulateur multimode DVB-T/H et d'un récepteur WCDMA dynamique sur une architecture hybride reconfigurable dynamiquement.

On parle de plus en plus de systèmes (ou plateformes) reconfigurables qui intègrent sur un même substrat un ou plusieurs cœurs de processeurs et une matrice programmable (ex: Excalibur d'Altera, Virtex 2-Pro et Virtex 4-Fx de Xilinx). Par ailleurs, tout un champ technologique émerge actuellement dans le domaine de la reconfiguration dynamique. Le concepteur se retrouve face à des choix d'implantations logicielles (spécifiques ou génériques) et matérielles (figées ou reconfigurables) pour les différentes parties de l'application. Pour les prochaines générations de systèmes, la complexité croissante nécessite de faire appel à des méthodes et outils d'aide à la prise de décisions. Il est donc nécessaire d'étendre ou de repenser les approches de conception actuelles afin de les adapter aux possibilités offertes par les technologies reconfigurables.<br />Cette thèse propose une méthode automatique de partitionnement logiciel/matériel qui cible des systèmes mixtes logiciel et matériel reconfigurable dynamiquement et a pour objectif de minimiser le temps d'exécution global sous contrainte de surface maximale. Elle offre un flot complet à partir de la spécification au niveau système de l'application (écrite en SSM : formalisme graphique du langage synchrone Esterel) jusqu'à son raffinement vers les outils de niveau RTL. La méthode, basée sur un algorithme génétique, prend en compte les spécificités de l'architecture reconfigurable en ajoutant au partitionnement spatial (ou affectation) classique une étape de partitionnement temporel afin de distribuer dans le temps les configurations successivement implantées sur le reconfigurable. Les performances sont évaluées par une étape d'ordonnancement qui prend en compte les temps de communication et ceux dus aux changements de configurations.

Les systèmes embarqués sont des dispositifs électroniques et informatiques autonomes, dédiés à une tâche bien précise. Leur utilisation s'est désormais démocratisée à de nombreux domaines d'applications et en particulier au multimédia. Ce type d'application est caractérisé par un besoin important en puissance de calcul et en échange de données. Les architectures matérielles au cœur de ces systèmes sont généralement dotées d'accélérateurs chargés de l'exécution des noyaux de calcul intensif. Les architectures reconfigurables à gros grain (CGRA) sont particulièrement adaptées à l'accélération d'applications multimédia car elles répondent au mieux aux contraintes de performance, d'efficacité énergétique, de flexibilité et de coût de conception. En effet, ce type d'architecture est un compromis entre les processeurs à usage général, les architectures dédiées et celles reconfigurables à grain fin. Cette thèse traite de certains aspects liés aux problématiques de conception et de compilation d'applications pour CGRA. Nos travaux s'inscrivent dans une démarche d'adéquation applications multimédia / CGRA / conception et compilation basées sur la programmation par contraintes (CP). Notre méthodologie nous a permis, grâce à la CP, de modéliser et de résoudre un ensemble de problèmes combinatoires complexes. Le premier modèle présenté a trait à la fusion d'unités fonctionnelles reconfigurables sous contraintes architecturales et technologiques. Les deux autres modèles abordent les problèmes de : placement, ordonnancement et routage des données pour le déploiement d'une application sur CGRA. Notre approche permet, dans la majorité des cas, de prouver l'optimalité de la solution obtenue.

Une grande variété de produits vendus, notamment de télécommunication et multimédia, proposent des fonctionnalités de plus en plus avancées. Celles-ci induisent une augmentation de la complexité de conception. Pour satisfaire un budget de performance et de consommation d'énergie, ces fonctionnalités peuvent être accélérées par l'utilisation d'accélérateurs matériels dédiés. Pour respecter les délais nécessaires de mise sur le marché et le prix de développement, les méthodes traditionnelles de conception de matériel ne sont plus suffisantes et l'utilisation d'outils de synthèse de haut niveau (HLS) est une alternative intéressante. Ces outils sont maintenant plus aboutis et permettent de générer des accélérateurs matériels possédant une structure interne optimisée, grâce à des techniques d'ordonnancement efficaces, de partage des ressources et de génération de machines d'états. Cependant, les interfacer avec le monde extérieur, c'est-à-dire intégrer des accélérateurs matériels générés automatiquement dans une conception complète, avec des communications optimisées pour atteindre le meilleur débit, reste une tâche très ardue, réservée aux concepteurs experts. Le leitmotiv de cette thèse était d'étudier et d'élaborer des stratégies source-à-source pour améliorer la conception de ces interfaces, en essayant d'envisager l'outil HLS comme back-end pour des transformations front-end plus avancées. Dans la première partie de la thèse, comme étude de cas, nous avons conçu à la main, en VHDL, une logique intelligente permettant l'interfaçage d'un accélérateur, calculant la multiplication de deux matrices, généré par l'outil de synthèse MMAlpha. En utilisant des informations sur les dépendances de données, nous avons implanté des techniques de double tampon et de calcul/transfert par bloc (pavage), pour des mémoires locales SRAM de type scratchpad, pour améliorer la réutilisation des données. Ceci a permis d'augmenter de manière significative les performances du système, mais a également exigé un effort important de développement. Nous avons ensuite montré, sur plusieurs applications de type multimédia, avec un autre outil de HLS, Spark, que le même avantage pouvait être obtenu avec une étape préliminaire semi-automatique de transformations source-à-source (ici de C vers C). Pour cela, nous avons utilisé le front-end d'un compilateur avancé, basé sur le compilateur Open64 et l'outil WRaP-IT de transformations polyédriques. Des améliorations significatives ont été présentées, en particulier pour la synthèse de la conversion de l'espace couleur (extrait d'un benchmark de MediaBench II), dont les données étaient transmises via une mémoire cache. Cette étude a démontré l'importance des transformations des boucles comme étape de pré-traitement pour les outils HLS, mais aussi la difficulté de les utiliser en fonction des caractéristiques de l'outil HLS pour exprimer les communications externes. Dans la deuxième partie de la thèse, en utilisant l'outil C2H HLS d'Altera qui peut synthétiser des accélérateurs matériels communiquant avec une mémoire externe DDR-SDRAM, nous avons montré qu'il était possible de restructurer automatiquement le code de l'application, de générer des processus de communication adéquats, écrits entièrement en C, et de les compiler avec C2H, afin que l'application résultante soit hautement optimisée, avec utilisation maximale de la bande passante mémoire. Ces transformations et optimisations, qui combinent des techniques telles que l'utilisation de double tampon, la contraction de tableaux, le pavage, le pipeline logiciel, entre autres, ont été intégrées dans un outil de transformation automatique source-à-source, appelé Chuba et basé sur la représentation du modèle polyédrique. Notre étude montre que ainsi qu'il est possible d'utiliser certains outils HLS comme des optimiseurs de niveau back-end pour les optimisations effectuées au niveau front-end, comme c'est le cas pour la compilation standard où des transformations de haut niveau sont développées en amont des optimiseurs au niveau assembleur. Nous pensons que ceci est la voie à suivre pour que les outils HLS deviennent viables.

Ce mémoire traite de l'étude d'antennes reconfigurables à base de MEMS RF. L'approche<br />retenue est la diversité de diagramme de rayonnement de la station de base et du mobile. Elle<br />peut être particulièrement intéressante dans un environnement indoor (à l'intérieur d'un bâtiment)<br />pour lutter contre les évanouissements provoqués par les réflexions multiples et augmenter la<br />portée des systèmes, ce qui optimise les bilans de liaison améliore les débits de transmission,<br />l'autonomie et permet par ailleurs d'augmenter le nombre d'utilisateurs en diminuant les<br />interférences entre eux.<br />Un état de l'art des solutions d'antennes reconfigurables ainsi qu'une introduction des MEMS RF<br />est présentée. Ces composants présentent à la fois des performances RF très élevées, une<br />linéarité accrue, pour un encombrement, un poids et une consommation de puissance bien plus<br />faible que leurs équivalents à semi-conducteurs. Ces avantages deviennent encore plus évidents<br />aux fréquences millimétriques où de nouvelles applications émergent. De plus, ils peuvent être<br />intégrés à des circuits en technologie CMOS sur du silicium ou encore fabriqués sur de nombreux<br />substrats avec l'antenne.<br />Les développements essentiels de cette étude sont la mise en oeuvre d'une méthode de<br />modélisation et d'optimisation de réseaux à éléments parasites afin de former des diagrammes<br />dépointés et l'intégration, via des modèles électriques équivalents, d'interrupteurs<br />microélectromécaniques radiofréquences (MEMS RF) afin de rendre ces antennes<br />reconfigurables en diagramme de rayonnement.<br />Il s'est en effet avéré qu'il était nécessaire de modéliser ces systèmes afin de développer une<br />démarche de conception efficace des réseaux à antennes parasites commutées. Suite à ces<br />efforts de modélisation, des prototypes d'antennes passifs ont été réalisés et mesurés,<br />permettant de valider la méthode de conception. Un prototype actif utilisant des composants<br />MEMS RF a ensuite été développé. Des antennes à formation de faisceaux ont également été<br />développées sur la base de cellules composées chacune d'une antenne reconfigurable<br />constituant un sous réseau d'un réseau plus large.

Ces travaux de thèse visent à aborder la fiabilité des composants RF-MEMS (commutateurs en particulier) pendant la phase de conception en utilisant différents approches de procédés de fabrication. Ça veut dire que l'intérêt est focalisé en comment éliminer ou diminuer pendant la conception les effets des mécanismes de défaillance plus importants au lieu d'étudier la physique des mécanismes. La détection des différents mécanismes de défaillance est analysée en utilisant les performances RF du dispositif et le développement d'un circuit équivalent. Cette nouvelle approche permet à l'utilisateur final savoir comment les performances vont évoluer pendant le cycle de vie. La classification des procédés de fabrication a été faite en utilisant le Technology Readiness Level du procédé qui évalue le niveau de maturité de la technologie. L'analyse de différentes approches de R&D est décrite en mettant l'accent sur les différences entre les niveaux dans la classification TRL. Cette thèse montre quelle est la stratégie optimale pour aborder la fiabilité en démarrant avec un procédé très flexible (LAAS-CNRS comme exemple de baisse TRL), en continuant avec une approche composant (CEA-Leti comme moyenne TRL) et en finissant avec un procédé standard co-intégré CMOS-MEMS (IHP comme haute TRL) dont les modifications sont impossibles.

Les systèmes embarqués sont présents dans de nombreux domaines et font même partie de notre quotidien à travers les smartphones ou l'électronique embarquée dans les voitures par exemple. Ces systèmes manipulent des données sensibles (codes de carte bleue, informations techniques sur le système hôte. . . ) qui doivent être protégées contre les attaques extérieures d'autant plus que ces données sont transmises sur un canal de communication sur lequel l'attaquant peut se greffer pour extraire des données ou injecter du code malveillant. Le fait que ces systèmes contiennent de plus en plus de composants dans une seule et même puce augmente le nombre de failles qui peuvent être exploitées pour provoquer des attaques. Les travaux menés dans cemanuscrit s'attachent à proposer une méthode de sécurisation des communications et des mémoires dans une architecture multiprocesseur embarquée dans un composant reconfigurable FPGA par l'implantation de mécanismes matériels qui proposent des fonctions de surveillance et de cryptographie afin de protéger le système contre un modèle de menaces prédéfini tout en minimisant l'impact en latence pour éviter de perturber le trafic des données dans le système. Afin de répondre au mieux aux tentatives d'attaques, le protocole demise à jour est également défini. Après une analyse des résultats obtenus par différentes implémentations, deux extensions sont proposées : un flot de sécurité complet dédié à la mise en route et la maintenance d'un système multiprocesseur sur FPGA ainsi qu'une amélioration des techniques de détection afin de prendre en compte des paramètres logiciels dans les applications multi-tâches.

Cette thèse démontre la faisabilité de l'utilisation de la technologie Nitrure de Gallium (GaN) dans les systèmes RF / micro-ondes reconfigurables. Les principales caractéristiques de ce type de technologie des semi-conducteurs se résident dans ses capacités de supporter des puissances élevées avec un rendement aussi élevé. En outre, la technologie GaN est un candidat très prometteur pour la réalisation des applications haute puissance/haute fréquence. Le travail de cette thèse est divisé en deux parties principales. La première est consacrée au développement, à l’analyse et à la caractérisation en DC et en RF jusqu'à 20 GHz des circuits actifs réalisés à base de la technologie GaN, tels que les diodes varicap et les commutateurs. Les diodes varicap fabriquées ont été modélisées en petit et grand signal par des équations analytiques contenant des coefficients empiriques ainsi un modèle en circuit a été développé, tandis aux commutateurs, un modèle de circuit en petit signal a été proposé. Ces composants actifs ont été réalisés en utilisant les processus GaN HEMTs de fabrication offerts par le Conseil National de Recherches du Canada (CNRC). La deuxième partie aborde les aspects de l'intégration de ces dispositif actifs GaN et de la conception des circuits reconfigurables proposés, tels que déphaseur reconfigurable, -3dB 90° coupleur hybride reconfigurable, oscillateur accordable en fréquence, commutation de faisceau et accordabilité en fréquence d’un réseau d'antennes patch tout en utilisant ces diodes varicap et commutateur GaN développées au fil de cette thèse. A travers cette thèse, l'utilisation de la technologie GaN pour la conception des designs RF reconfigurables en fréquence pour les applications fonctionnant au-dessous de 10 GHz a été démontrée. / This thesis demonstrates the feasibility of using the Gallium Nitride (GaN) technology in reconfigurable RF/microwave systems. The main features of this type of semiconductor technology being its high power with high efficiency. In addition, GaN technology is a very promising candidate for realizing high power/high frequency applications. The thesis work is divided in two main parts. The first one is devoted to active GaN devices, such as varactor diodes and switches, development, analyze and characterization via DC and RF up to 20 GHz. The fabricated varactor were modeled by analytic equations containing empirical coefficients and also a physic circuit model was developed, while for the switches only a small signal physic circuit model was proposed. These GaN devices was manufactured by using the Canadian National Research Council (NRC) GaN HEMTs processes. The second part addresses the integration and design aspects of the reconfigurable proposed circuits, such as tunable phase shifter, reconfigurable 3-dB 90° hybrid coupler, tunable frequency oscillator, beam switching antenna array and matching reconfigurable patch antenna based on these developed GaN varactors and switches devices. The use of GaN on highly efficient reconfigurable designs for broadband RF/microwave applications operating below 10 GHz was demonstrated.

Cette thèse porte principalement sur la modélisation, l'évaluation des performances et l'optimisation au niveau système des réseaux cellulaires de nouvelle génération à l'aide de la géométrie stochastique. En plus, la technologie émergente des surfaces intelligentes reconfigurables (RISs) est étudiée pour l'application aux futurs réseaux sans fil. En particulier, reposant sur un modèle d’abstraction basé sur la loi de Poisson pour la distribution spatiale des nœuds et des points d’accès, cette thèse développe un ensemble de nouveaux cadres analytiques pour le calcul d’importantes métriques de performance, telles que la probabilité de couverture et l'efficacité spectrale potentielle, qui peuvent être utilisés pour l'analyse et l'optimisation au niveau système. Plus spécifiquement, une nouvelle méthodologie d'analyse pour l'analyse de réseaux cellulaires tridimensionnels est introduite et utilisée pour l'optimisation du système. Un nouveau problème d’allocation de ressources est formulé et résolu en combinant pour la première fois géométrie stochastique et programmation non linéaire mixte en nombres entiers. L'impact du déploiement de surfaces réfléchissantes intelligentes sur un réseau sans fil est quantifié à l'aide de processus ponctuels, et les avantages potentiels des RISs contre le relais sont étudiés à l'aide de simulations numériques. / The main focus of this thesis is on modeling, performance evaluation and system-level optimization of next-generation cellular networks by using stochastic geometry. In addition, the emerging technology of Reconfigurable Intelligent Surfaces (RISs) is investigated for application to future wireless networks. In particular, relying on a Poisson-based abstraction model for the spatial distribution of nodes and access points, this thesis develops a set of new analytical frameworks for the computation of important performance metrics, such as the coverage probability and potential spectral efficiency, which can be used for system-level analysis and optimization. More specifically, a new analytical methodology for the analysis of three-dimensional cellular networks is introduced and employed for system optimization. A novel resource allocation problem is formulated and solved by jointly combining for the first time stochastic geometry and mixed-integer non-linear programming. The impact of deploying intelligent reflecting surfaces throughout a wireless network is quantified with the aid of line point processes, and the potential benefits of RISs against relaying are investigated with the aid of numerical simulations.