L'environnement industriel concurrentiel auquel font face les entreprises manufacturières les pousse à se doter d'un système de production hautement réactif capable de pallier aux incertitudes et aux fluctuations imprévisibles de la demande. La classe des systèmes manufacturiers reconfigurables (RMS pour Reconfigurable Manufacturing System en anglais) fournit une solution efficace et prometteuse à ce défi. Contrairement aux systèmes classiques comme les lignes de fabrication dédiées (DML) et les systèmes de fabrication flexibles (FMS), qui n'arrivent pas à surmonter ces challenges à cause de leurs conceptions qui limitent les options pour mieux gérer les variations de la demande et adapter la capacité du besoin du marché, les RMS présentent une bonne alternative possédant la capacité d'adapter la configuration du système manufacturier au fil du temps afin de répondre aux exigences du marché. Cela est assuré par les machines-outils reconfigurables (RMT pour Reconfigurable Machine Tools en anglais) qui sont considérées comme la composante fondamentale pour un RMS. Ce mémoire propose une nouvelle approche d'ordonnancement de la production en considérant les machines-outils reconfigurables. L'objectif est de minimiser le makespan. Un modèle linéaire mixte en nombres entiers ainsi qu'une heuristique adaptée à deux phases ont été proposés afin de résoudre le problème. Les performances des deux méthodes de résolution sont analysées et comparées pour différentes instances générées aléatoirement. Une analyse de performance des méthodes suite aux variations de certains paramètres est présentée. Finalement, un contexte dynamique (des nouvelles commandes qui surviennent au cours de la production) est considéré où la performance de l'approche heuristique surpasse celle de la méthode exacte pour les instances considérées. / The competitive manufacturing environment faced by manufacturing companies requires a highly responsive production system capable of dealing with uncertainties and unpredictable fluctuations of demand. Reconfigurable Manufacturing Systems (RMS) provide an effective and promising solution to this challenge. Unlike conventional systems such as Dedicated Manufacturing Lines (DML) and Flexible Manufacturing Systems (FMS) which fail to overcome these challenges due to their designs which do not support variations in demand and changes in capacity, RMS present a good alternative with the ability to change the system configuration over time to meet market demands. This is ensured by reconfigurable machine tools (RMT) which are considered as the fundamental component for an RMS. This thesis proposes a new approach to production scheduling for manufacturing systems with reconfigurable machine tools. The objective is to minimize the makespan. A linear mixed-integer model based on the sequence of operations as well as an adapted two-phase heuristic are proposed to solve the problem. The performances of the two resolution methods are analyzed and compared for different randomly generated instances. An analysis of the performance of the methods following variations in certain parameters is presented. Finally, a dynamic context (new orders arise during production) is considered where the heuristic outperforms the exact method.

Le contexte incertain des marchés actuels a contribué au développement des systèmes manufacturiers, donnant lieu à des systèmes ayant des principes et des fonctionnalités multiples, qui essayent de répondre aux exigences changeantes. Les systèmes manufacturiers reconfigurables (RMS) constituent une classe des systèmes où les machines, les composants des machines ainsi que le système de manutention peuvent être ajoutés, modifiés, supprimés ou échangés selon les besoins de la production. Un RMS combine le haut débit des systèmes manufacturiers dédiés avec la flexibilité des systèmes flexibles. Le principal composant d'un RMS est la machine reconfigurable (RMT) qui possède une structure qui permet sa reconfiguration. Nous consacrons ce travail au problème de génération des plannings de fabrication dans un RMS, en exploitant au mieux les hauts degrés de reconfigurabilité des RMTs pour proposer des plannings efficaces. Trois problèmes liés à la fonction de génération des plannings de fabrication sont considérés : (1) la génération des process plans dans un cas unitaire où nous avons adaptés des techniques d'optimisation multicritère (NSGA-II et AMOSA), (2) la génération des process plans dans le cas multiunité où une optimisation basée sur la simulation a été adaptée, et (3) l'intégration des fonctions de génération des process plans avec l'ordonnancement où nous avons développé une nouvelle heuristique permettant d'effectuer cette intégration Toutes les approches proposées ont été validées par des expériences numériques, démontrant leur applicabilité et efficacité / The uncertain context of current markets has contributed to the development of manufacturing systems, resulting in systems with different features and principles, trying to meet the changing market demands. Reconfigurable manufacturing system (RMS) is a recent class of systems where machines, machine components and the handling system can be added, modified, deleted or exchanged according to the production needs. RMS combines the high throughput of dedicated manufacturing systems with the customizability of flexible systems. The main component of an RMS is the reconfigurable machine (RMT: Reconfigurable Machine Tool) which has a structure that allows reconfiguration. We focus in this work on CAPP (Computer-Aided Process Planning) to generate effective the process plans in an RMS that take advantage of the high degree of RMT reconfigurability Three problems associated with the function process planning are discussed: (1) the generation of process plans for a single-unit case, where we adapted multi-criteria optimization techniques (NSGA-II, AMOSA) (2) the generation of process plans in the multi-unit case, where we developed simulation based optimization technique, and (3) the integration of process planning and scheduling functions, where we developed a new heuristic aiming to achieve this integration. All the proposed approaches have been validated by numerical experiments, demonstrating their applicability and effectiveness

Actuellement, le marché est caractérisé par un haut niveau de compétitivité et des variations très fréquentes. L'examen critique des systèmes manufacturiers conventionnels révèle que ces systèmes ne sont pas capables de répondre aux exigences imposées au marché actuel; ces exigences sont principalement le coût et la qualité des produits et la réactivité du système. Par conséquent, la mise en place d'un nouveau paradigme de système manufacturier capable de répondre à ces exigences est nécessaire. Le système manufacturier reconfigurable ou le RMS est ce nouveau paradigme; il est censé être assez réactif pour faire face aux changements soudains du marché tout en gardant la qualité des produits à un coût bas. Le principal défi des RMS est leur conception. La plupart des méthodes proposées dans la littérature n'abordent pas le problème de conception d’un RMS dans son ensemble; elles traitent une partie du problème. Dans cette thèse, on propose une méthodologie générique de conception d’un RMS basée sur les principes de l'ingénierie systèmes. Cette méthodologie supporte la conception d’un RMS tout au long du processus de développement. Elle est dérivée principalement de la norme ISO/IEC/IEEE-15288. / Nowadays, the market is characterized by a high level of competitiveness and very frequent and sudden variations in the production context. The critical review of the existing manufacturing paradigms which are the dedicated manufacturing lines DMLs and the flexible manufacturing systems FMSs reveals that these systems are not capable of fulfilling the requirements imposed by the actual market; these requirements are mainly resumed in cost, quality and reactivity. Therefore, the need for a new manufacturing paradigm that could fulfill these requirements has arisen. Reconfigurable Manufacturing System or RMSs is this new paradigm; it is supposed to be reactive enough to cope with the sudden changes of the market while keeping the products quality high with a low cost. The main challenge in RMS is their design. Most of the proposed methods in the literature do not address the RMS design issue as a whole; they treat just part of the problem. Hence, as a contribution, we propose in this paper, a generic RMS design methodology based on systems engineering SE. This methodology will support the RMS design along the development process. It is based specifically on the standard ISO/IEC/IEEE15288.

De nos jours, les communications sans fil sont devenues un moyen incontournable et universel d'échange d'un large éventail d'informations entre différents systèmes, certains d'entre eux étant en mouvement comme des drones parmi tant d'autres. Dans le contexte de cette thèse nous considérons une liaison entre un projectile et une station de base. La géométrie de la structure ainsi que les contraintes aérodynamiques d'un tir balistique impliquent l'utilisation d'antennes patchs dans la partie conique à l'avant du projectile. Ce type d'antenne est facile à intégrer à une plate-forme en tant que réseau conformé tout en respectant les contraintes d'encombrement. Ces communications doivent être fiables et discrètes dans un environnement perturbé ou hostile. Les diagrammes de rayonnement du réseau d'antennes doivent présenter des caractéristiques spécifiques, notamment dans le cas particulier d'objets volants et possédant une rotation en roulis (rotation autour de son axe) qui impliquent l'utilisation d'un réseau phasé et commuté par rapport à sa position. Une antenne qui présenterait un rayonnement fixe assurerait une liaison avec un interlocuteur, mais rayonnerait également dans d'autres directions sensibles ce qui pourraient interférer avec la communication principale. La solution qui consiste à activer et désactiver des sous-réseaux verticaux afin d'orienter le lobe principal dans la plan orthogonal à la pointe semble être en accord avec les contraintes de la structure tournante. Un réseau conique a été étudié puis 2 prototypes ont été fabriqués, dont un à l'ISL. Les sous-réseaux sont répartis de manière égale autour de la pointe de façon à pouvoir rayonner dans toutes les directions. De plus, chaque sous-réseau est composé de trois éléments ce qui permet d'orienter également le lobe principal dans le plan longitudinal de la pointe (le long de l'axe du projectile) grâce à un dépointage électronique. Un système électronique de formation de faisceaux a été développé dans le but de contrôler 12 éléments rayonnants. Le réseau d'antennes ainsi que le circuit de répartition ont été caractérisés dans un premier temps de manière indépendante afin d'optimiser les lois de phase nécessaires à dépointer le lobe à partir des pondérations mesurées. Au final, le réseau de 12 éléments associé à son système d'alimentation dédié a été mesuré dans les chambres anéchoïques de DGA-MI et de l'ISL et les mesures sont en accord avec les simulations. / Nowadays wireless communications have become a useful and universal mean to exchange a wide range of information between different systems, some of them being moving, as UAVs among others. In this context we consider here the link between a projectile and a base station. The shape of the structure and the aerodynamic constraints involve the use of patch antennas in the conical front part. This class of antenna is easy to be integrated into the platform as a conformal array, while respecting space constraint. Communications have to be reliable and discrete in disturbed or hostile environment. Antennas array radiation patterns must have some specific characteristics, in particular in the case of flying objects with spin which involves the use of a switched phased array considering its roll position. A fixed-radiation pattern antenna may presents a relevant level or gain toward the interlocutor, but also toward sensitive directions, in which may be located others systems, interfering with the current communication. The solution to switch on and off vertical sub-arrays to steer the beam in the azimuthal plane seem convenient ant fitting the requirements of rotating platform. A conical phased array was studied and two prototypes were manufactured, one at ISL. Sub-arrays are distributed around the conical shape in order to be able to radiate in each direction. Moreover, each sub-array are composed of three radiating elements allowing to steer the main antenna beam in many direction (along the projectile fuze axes). A beam forming network was developed to control the 12 radiating elements conical array. The antenna array and the feeding network were characterized independently in order to optimized the phase of each radiating element. Finally, measurements were done on the whole system in the DGA-MI and ISL anechoic chambers and are in good agreement with simulation results.

Ce microprocesseur reconfigurable en fin de fabrication, afin de tolérer les défauts de fabrication, est destine à être le CUR d'un microcontrôleur pour les applications de l'automatisme à haute sureté de fonctionnement

Actuellement on assiste à une émergence des applications des systèmes embarqués destinées à un large public d'utilisateurs. Ces applications sont de plus en plus complexes et diversifiées. Elles nécessitent une capacité de calcul accrue et doivent satisfaire, dans leurs exécutions, la prise en compte du temps réel. De plus, ces systèmes sur puce fonctionnent dans des conditions souvent difficiles et perturbantes. Ainsi, certaines contraintes temporelles, contraintes de ressources, contraintes de précédence ainsi que d'autres caractéristiques des systèmes généraux peuvent changer au cours d'exécution. Pour respecter leurs contraintes, ces systèmes doivent être capables de supporter la nature dynamique du monde réel depuis la modélisation de l'application jusqu'à son implémentation sur la plateforme d'exécution. Dans cette thèse une nouvelle approche combinant la modélisation haut niveau et l'ordonnancement sur une architecture reconfigurable dynamiquement de nouveau type, a été proposée. Cette approche est originale depuis ça conception en ciblant des applications fortement dynamiques et flexibles. De plus, l'ordonnanceur ainsi développé intègre un nouveau service qui est responsable de la prédiction des variables dynamiques afin d'aboutir à une meilleure exploitation de l'architecture et meilleure performance d'exécution. Des expérimentations ont été présentées sur des applications temps réel. / Embedded systems have important requirements such as reducing complexity and saving development effort. They have also to take account of applications constraints related to timing, resources, tasks precedence relations and other characteristics of general systems that may change during execution. To meet their constraints, these systems must be capable of supporting the dynamic nature of the real world at an early phase of their design. Dynamically reconfigurable architecture (DRA) is presented as the ideal solution to satisfy the highly dynamic and non-deterministic behaviour of current applications since it provides both high performance and run-time flexibility. In this thesis a new approach combining the high level modeling and scheduling on a dynamically reconfigurable architecture of a new type, has been proposed. Based on an original task graph model, the scheduling is performed by a predictive approach. The proposed method aims to better manage the reconfiguration process and minimize its latency. Experimental results based on the original DRA named OLLAF demonstrate the benefits and efficiency of our scheduling technique.

La complexité des systèmes embarqués et des applications impose des besoins croissants en puissance de calcul et de consommation énergétique. Couplé au rendement en baisse de la technologie, le monde académique et industriel est toujours en quête d'accélérateurs matériels efficaces en énergie. L'inconvénient d'un accélérateur matériel est qu'il est non programmable, le rendant ainsi dédié à une fonction particulière. La multiplication des accélérateurs dédiés dans les systèmes sur puce conduit à une faible efficacité en surface et pose des problèmes de passage à l'échelle et d'interconnexion. Les accélérateurs programmables fournissent le bon compromis efficacité et flexibilité. Les architectures reconfigurables à gros grains (CGRA) sont composées d'éléments de calcul au niveau mot et constituent un choix prometteur d'accélérateurs programmables. Cette thèse propose d'exploiter le potentiel des architectures reconfigurables à gros grains et de pousser le matériel aux limites énergétiques dans un flot de conception complet. Les contributions de cette thèse sont une architecture de type CGRA, appelé IPA pour Integrated Programmable Array, sa mise en œuvre et son intégration dans un système sur puce, avec le flot de compilation associé qui permet d'exploiter les caractéristiques uniques du nouveau composant, notamment sa capacité à supporter du flot de contrôle. L'efficacité de l'approche est éprouvée à travers le déploiement de plusieurs applications de traitement intensif. L'accélérateur proposé est enfin intégré à PULP, a Parallel Ultra-Low-Power Processing-Platform, pour explorer le bénéfice de ce genre de plate-forme hétérogène ultra basse consommation. / Emerging trends in embedded systems and applications need high throughput and low power consumption. Due to the increasing demand for low power computing and diminishing returns from technology scaling, industry and academia are turning with renewed interest toward energy efficient hardware accelerators. The main drawback of hardware accelerators is that they are not programmable. Therefore, their utilization can be low is they perform one specific function and increasing the number of the accelerators in a system on chip (SoC) causes scalability issues. Programmable accelerators provide flexibility and solve the scalability issues. Coarse-Grained Reconfigurable Array (CGRA) architecture consisting of several processing elements with word level granularity is a promising choice for programmable accelerator. Inspired by the promising characteristics of programmable accelerators, potentials of CGRAs in near threshold computing platforms are studied and an end-to-end CGRA research framework is developed in this thesis. The major contributions of this framework are: CGRA design, implementation, integration in a computing system, and compilation for CGRA. First, the design and implementation of a CGRA named Integrated Programmable Array (IPA) is presented. Next, the problem of mapping applications with control and data flow onto CGRA is formulated. From this formulation, several efficient algorithms are developed using internal resources of a CGRA, with a vision for low power acceleration. The algorithms are integrated into an automated compilation flow. Finally, the IPA accelerator is augmented in PULP - a Parallel Ultra-Low-Power Processing-Platform to explore heterogeneous computing.

Avec l'évolution des techniques de reconfiguration partielle pour les systèmes embarqués, le besoin d'un modèle de description capable de représenter ces comportements émerge. La plupart des outils disponibles sur le marché, tant académiques qu'industriels, ne prennent pas en compte la modélisation des systèmes à structure dynamique. L'émergence de la modélisation à évènements discrets, notamment Discrete Event System Specification (DEVS), propose des outils formels pour représenter et simuler des modèles. DEVS propose déjà des extensions capable de prendre en compte la modélisation à structure dynamique. Néanmoins, les possibilités offertes par ces extensions rencontrent certaines limites. En particulier, elles ne proposent pas de moyen de gérer l'aspect contexte des composants. De plus, les formalismes existants n'ont pas intégré l'approche ingénierie système. L'ingénierie système met en place des procédures intéressantes, notamment l'architecture dirigée par les modèles, qui propose de séparer la description du système de sa plateforme d'exécution. Un modèle spécifique à une plateforme est ainsi la résultante d'un modèle de description de la plateforme combiné avec un modèle d'application indépendant de toute plateforme. Pour répondre à ces besoins, nous proposons un formalisme de description de modèles prenant en compte ces deux aspects : la modélisation à structure dynamique, et l'ingénierie système. Ce formalisme est basé sur DEVS, et nommé Partially Reconfigurable Discrete Event System Specification (PRDEVS). PRDEVS permet de représenter les modèles à structure dynamique indépendamment de la plateforme de simulation. L'approche présentée peut être appliquée à différents types de cibles, tels le logiciel et le matériel reconfigurable. Cette thèse présente des mises en oeuvre du formalisme abstrait sur ces deux types de plateformes, démontrant ainsi sa capacité à être déployé sur des plateformes réelles. / As partially reconfigurable technologies develop for embedded systems, the need for a proper model to describe its behavior emerges. Most academic and industrial tools available on the market does not address dynamic structure modeling. The arising of discrete-event modeling, in particular, Discrete Event System Specification (DEVS), propose formal tools for representing and simulating models. DEVS has already extension which handles the dynamic structure modeling. However, the capacities of these existing formalism have limitations. Notably, they do not address the components context aspect. Also, the existing formalisms have not integrated the system engineering approach. System engineering brings beneficial procedures, notably modeldriven architecture which proposes to separate the system description from its execution target. A platform-specific model is formed from a platformdescription model coupled with a platform independent model. To address these needs, we propose a model description formalism which takes into consideration these two aspects: dynamic structure modeling and system engineering. This formalism is based on DEVS and called Partially Reconfigurable Discrete Event System Specification (PRDEVS). PRDEVS allows to represent dynamic-structure models independently from the simulation platform. The presented approach can be applied to different types of targets, such as software and reconfigurable hardware. This thesis addresses these two kinds of platforms, demonstrating the suitability of the abstract formalism to actual platforms.

L'infrastructure de communication pour un système multiprocesseur mono-puce (MPSoC) est un organe central et de première importance. Cette importance s'explique par la place importante que tiennent les communications dans de tels systèmes distribués. Alors qu'il est maintenant admis que les réseaux -sur-puce (NoCs) constituent une solution théoriquement idéale, il se pose le problème de la validation de telles architectures complexes. En effet, malgré la régularité de leurs architectures, les réseaux-sur-puce restent des systèmes dont les interactions internes sont très difficiles à appréhender. Par ailleurs, les approches de validation classiquement employées sont très mal adaptées aux systèmes à base de NoC car très peu flexibles et très peu scalables. Cette thèse introduit un nouveau concept dans la validation matérielle des réseauxsur- puce, ce concept que nous avons appelé « émulation imprécise » contraste avec les approches d'émulation matérielles classiques qui sous-entendent toutes une précision au « cycle près, bit près ». Notre approche hérite de tous les avantages liés au prototypage matériel sur les plateformes reconfigurables et y ajoute un degré de flexibilité très élevé. En effet, l'étude menée au cours de ce travail sur le comportement des réseaux -sur-puce à commutation de paquets en régime non congestionné montre que, sous certaines conditions, des modifications des caractéristiques du NoC (introduites par la plateforme d'émulation elle même) peuvent être tolérées sans que pour autant le comportement du réseau ne change de façon radicale. La technique d'émulation multi-FPGA étudiée dans cette thèse est une technique très flexible car basée sur un mode d'interconnexions inter-FPGA série. Les interconnexions séries sont beaucoup moins sensibles aux phénomènes de parasitage que les interconnexions parallèles et par conséquent les vitesses de transferts sont beaucoup plus élevées. D'autre part la technique d'émulation que nous proposons ne pose aucune condition sur la vitesse du processus d'émulation lui-même. Considérant les délais additionnels induits pas les liaisons séries et les vitesses d'émulation très élevées, un phénomène de déviation des performances peut être observé d'où l'imprécision de l'émulation. Ce phénomène a été étudié dans le cadre de cette thèse et nous avons proposé plusieurs solutions afin d'y remédier.Mots cles : MEMS RF, interrupteur, modelisation, modele statistique, test, evaluation, regression lineaire.

Les circuits à haut technologie d'aujourd'hui requièrent toujours plus de services et de sécurité. Le marché correspondant est orienté vers de la reconfigurabilité. Dans cette thèse je propose une nouvelle solution de coprocesseur cryptographique multi-algorithmes, appelé Celator. Celator est capable de crypter et décrypter des blocs de données en utilisant des algorithmes cryptographiques à clé symétrique tel que l'Advanced Encryption Standard (AES) ou le Data Encryption Standard (DES). De plus, Celator permet de hacher des données en utilisant le Secure Hash Algorithm (SHA). Ces algorithmes sont implémentés de façon matérielle ou logicielle dans les produits sécurisés. Celator appartient à la classe des implémentations matérielles flexibles, et permet à son utilisateur, sous certaines conditions, d'exécuter des algorithmes cryptographiques standards ou propriétaires.<br /><br />L'architecture de Celator est basée sur un réseau systolique de 4x4 Processing Elements, nommé réseau de PE, commandé par un Contrôleur réalisé avec une Machine d'États Finis (FSM) et une mémoire locale.<br /><br />Cette thèse présente l'architecture de Celator, ainsi que les opérations de base nécessaires pour qu'il exécute AES, DES et SHA. Les performances de Celator sont également présentées, et comparées à celles d'autres circuits sécurisés.