La miniaturisation des transistors a progressé par noeud technologique avec l’introduction successive de nouveaux matériaux (high k) et de nouvelles architectures (FinFET, NWFET). Pour les noeuds technologiques avancés, une nouvelle rupture en matériau est envisagée pour remplacer le Silicium du canal de conduction par des matériaux à forte mobilité (2D, III-V). Les matériaux III-V sont de bons candidats pour répondre à cette problématique grâce à leur forte mobilité de type n (InGaAs, InAs, InSb) ou de type p (GaSb). Au cours de cette thèse, un intérêt particulier a été porté au couple de matériaux InAs/GaSb, qui offre un avantagesupplémentaire de par son accord de paramètre de maille permettant d’accéder dans une même structure à des couches de mobilités n et p. La croissance de matériau III-V directement sur substrat (001)-Si 300mm est aujourd’hui un challenge d’intérêt majeur pour proposer des procédés compatibles avec les plateformes industriels CMOS. Ces croissances restent complexes à cause de la formation de défauts : parois d’antiphase, dislocations, fissures ; générées respectivement par la différence depolarité, de paramètre de maille et de coefficient d’expansion thermique, entre le Silicium et les matériaux III-V. Dans cette thèse nous présentons une première démonstration de croissance par MOVPE de GaSb directement sur substrat (001)-Si nominal 300mm compatible avec les plateformes industrielles CMOS. Les couches de GaSb présentent une rugosité de surface sub-1nm, et une qualité cristalline au niveau de l’état de l’art en MBE. La croissance d’une couche d’InAs a ensuite permis la réalisation d’un démonstrateur FinFET à canaux multiples d’InAs. Ce derniera été élaboré via une technique lithographique alternative à haute résolution basée sur l’utilisation de copolymère à bloc. Ce procédé simple pour réaliser des canaux de conduction permet d’accéder à une forte densité de fils, de faibles dimensions, et en seulement cinq étapes de fabrication. / The transistors’s miniaturization evolved through technological nodes with the successive introduction of new materials (high k) and new architectures (FinFET, NWFET). For the advanced technological nodes, a new break in material is considered to replace the silicon of the conduction channel with high mobility materials (2D, III-V). III-V materials are good candidates to address a solution to this problem thanks to their n-type (InGaAs, InAs, InSb)or p-type (GaSb) high mobility. During this PhD, a particular interest has been given to the InAs/GaSb pair of materials, which offers an additional advantage by its lattice parameter agreement making it possible to access n-type and p-type high mobility layers in the same structure.Nowadays, the growth of III-V materials directly on (001) -Si 300mm substrates is a challenge of major interest to develop industrial platforms compatible processes. These growths remain complex because of defects formation: antiphase boundaries, dislocations, cracks; generated respectively by the difference in polarity, lattice mismatch and difference in thermal expansion coefficient, between the silicon and III-V materials. In this PhD, we present a first demonstration of GaSb growth by MOVPE directly on nominal (001) -Si 300mm substrate compatible with industrial platforms. The GaSb layers have a sub-1nm surface roughness, and an equal to MBE state of the art crystalline quality. The growth of a InAs layer then allowed the realization of an InAs FinFET multi-channel demonstrator. The latter was developed via a high resolution alternative lithographic technique based on the use of block copolymer. This simple method for producing conduction channels makes it possible to access a high density of wires, of small dimensions, and in only five manufacturingsteps.

En continuant à suivre la loi de Moore, les transistors ont atteint des dimensions de plus en plus réduites. Cependant pour les largeurs inférieures à 100nm, des effets parasites dits de canaux courts sont apparus. Il a ainsi fallu développer de nouvelles architectures, à savoir les transistors 3D, aussi appelés trigates, finfets ou encore nanofils. Le remplacement des transistors planaires utilisés depuis les années 60 par ces dispositifs tridimensionnels constitue une réelle rupture technologique et pose de sérieuses questions quant à la fiabilité de ces nouveaux composants électroniques. Parmi les spécificités des dispositifs 3D, on peut notamment citer l’utilisation de différents plans cristallins du silicium, les potentiels effets d’angle ou encore le confinement des porteurs de charge. Les principaux mécanismes de fiabilité doivent, à ce titre, être étudiés afin de prédire le vieillissement de tels dispositifs. Ainsi, l’évolution du transistor MOS et les limites de l’architecture planaire sont rappelées dans un premier temps. Les différents mécanismes de dégradation ainsi que les méthodes de caractérisation sont également exposés. Les défauts d’oxyde jouant un rôle important en fiabilité, l’impact sur la tension de seuil VT d’une charge élémentaire q selon sa localisation spatiale a été simulé. On a ainsi pu constater que l’influence de ces défauts change selon leur position mais aussi selon les dimensions du transistor lui-même. Par la suite, le manuscrit se concentre sur la dégradation BTI (Bias Temperature Instabilities). Une comparaison entre les transistors trigates et d’autres quasi planaires a ainsi été effectuée en mettant en évidence les effets de la largeur du MOSFET. Un autre mécanisme important de fiabilité est intitulé dégradation par porteurs chauds ou HC, hot carriers en anglais. Les principaux modèles développés sur les architectures planaires ont été rappelés puis vérifiés pour les transistors 3D. Lors de stress HC, les niveaux de courant sont tels que des effets d’auto-échauffement apparaissent et dégradent les paramètres électriques du dispositif. Cette contribution a alors dû être décorrélée de la contrainte porteurs chauds afin d’obtenir uniquement la dégradation HC. De manière similaire au BTI, les effets de la largeur du transistor ont également été analysés pour ce mécanisme de fiabilité. Enfin, l’effet des contraintes mécaniques dans le canal, telles que le strained-SOI ou l’apport de germanium, a été étudié non seulement du point de vue des performances mais également de la fiabilité. Nous avons alors pu en déduire le meilleur compromis performance/fiabilité réalisable. / By continuing to follow Moore’s law, transistors have reached ever smaller dimensions. However, from 100nm gate length, parasitic effects called short channel effects appear. As a result new architectures named trigate, nanowires or finfets have been developed. The transition from planar technology used for the last fifty years to 3D devices is a major technological breakthrough. The special features of these architectures like conduction over various crystalline planes, corner effects or carrier confinement effects raise numerous questions about their reliability. Main reliability mechanisms have to be study in order to evaluate 3D transistor aging. In this way, MOS transistor evolution and planar architecture limits have first been reminded. The electrical degradation mechanisms and their characterization methods have also been exposed. As oxide defects represent an important part of device reliability, impact on threshold voltage VT of an elementary charge q has been simulated in accordance to its spatial localization. Thus we can notice that the defect influence on VT change with at once its position and the device dimensions. Next, this manuscript focuses on Bias Temperature Instabilities (BTI). A parallel has been done between narrow Trigate devices and wide ones which can be considered as planar transistors and a width effect on NBTI (Negative BTI) degradation has been highlighted. Another major reliability mechanism is called hot carrier degradation. Its principle models developed on planar architecture have been remembered and their validity on Trigate transistors has been verified. During HC stress, current density can be so high that self-heating effects appear and degrade device electrical parameters. Therefore this contribution has been decorrelate from HC degradation in order to obtain the result of HC stress only. As in BTI chapter, width effect has also been evaluated for this reliability mechanism. Finally strain effects in channel region have been analyzed from both performance and reliability point of view. As a conclusion the best tradeoff between these two items has been determined.

Les nombreuses modifications de la structure du transistor bulk ont permis de poursuivre la miniaturisation jusqu'à sa limite aux nœuds 32/28nm. Les technologies actuelles répondent au besoin d'un meilleur contrôle électrostatique en s'ouvrant vers l'industrialisation de transistors complètement dépletés, avec les architectures sur film mince (FDSOI) ou non planaires (TriGate FinFET bulk). Dans ce dernier cas, le substrat bulk reste limitant pour des applications à basse consommation. La combinaison de la technologie SOI et d'une architecture non-planaire conduit aux transistors TriGate sur SOI (ou TGSOI). Nous verrons l'intérêt de ces dispositifs et démontrerons qu'ils sont compatibles avec les techniques de contrainte. On montrera en particulier les améliorations de mobilité et de courants obtenus sur ces dispositifs de largeur inférieure à 15nm. Des simulations montrent également qu'un dispositif TGSOI peut être compatible avec les techniques de modulation de VT. Enfin, nous démontrons la possibilité de fabriquer des dispositifs ultimes à nanofils empilés avec une grille enrobante par une technique innovante de lithographie tridimensionnelle. La conception, la caractérisation physique et les premiers résultats électriques obtenus seront présentés. Ces solutions peuvent répondre aux besoins des nœuds sub-10nm. / Changing the bulk transistor structure was sufficient so far to fulfill the scaling needs. The current technologies answer the needs of electrostatics control with the industrialization of fully depleted transistors, with thin-film (FDSOI) or non-planar (TriGate FinFet bulk) technologies. In the latter, bulk substrate is still an issue for low power applications. Combining SOI with multiple-gate structure gives rise to TriGate on SOI (or TGSOI). We will discuss the interest of such devices and will demonstrate their compatibility with strain techniques. We will focus on the mobility and current enhancement obtained on sub-15nm width devices. Simulations also demonstrate the compatibility of TGSOI with VT modulation technique. Finally, we demonstrate the fabrication through 3D lithography of ultimate stacked nanowires with a gate-all-around. The conception, physical characterization and first electrical results are presented.

<p>Advances in modern technology and recent demand for high power applications have motivated great interest in power electronics. Power semiconductor devices are key components that have enabled significant advances in power electronic systems. Historically, silicon has been the material of choice for power semiconductor devices such as diodes, transistors and thyristors. However, silicon devices are now reaching their fundamental limits, and a transition to wide bandgap semiconductors is critical to make further progress in the field. Among them, SiC (silicon carbide) has attracted increasing attention as a power semiconductor to replace silicon due to its superior properties and technological maturity. In fact, SiC power MOSFETs have been commercially available since 2011, and are actively replacing their silicon counterparts at blocking voltages above 1 kV. At these voltages, the specific on-resistance of SiC MOSFETs is 200-300x lower than that of silicon devices. However, conventional vertical SiC MOSFETs are still far from their theoretical performance at blocking voltages below 2 kV. In this regime, the channel resistance is the dominant limitation due to the relatively low channel mobility at the SiO2/4H-SiC MOS interface.<br></p><p> </p><p>In this thesis, the first successful demonstration of a novel power device in 4H-SiC called the trigate power DMOSFET (double diffused metal oxide semiconductor field effect transistor) is presented. This device reduces the channel resistance by a factor of 3-5× compared with the state-of-art commercial power DMOSFETs, without requiring an increase in the channel mobility. The trigate structure is applied to a power MOSFET for the first time along with a self-aligned short channel process. This new structure utilizes both the conventional horizontal surface as well as the sidewalls of a trench to increase the effective width of the channel without increasing the device area. Conceptual design, optimization, process development and electrical results are presented. The trigate power MOSFET with a trench depth of 1 μm designed for a blocking voltage of 650 V has a specific on-resistance of 1.98 mΩcm²and a channel resistance of 0.67 mΩcm².This corresponds to a ∼2× reduction in the total specific on-resistance, and a 3.3× reduction in the specific channel resistance as compared to a conventional DMOSFET with the same blocking voltage rating. This demonstration is a landmark that could help SiC technology compete successfully in the lower blocking voltage regime below 600 V, and access for the first time a completely new segment in the power electronics application space.</p>

Les nombreuses modifications de la structure du transistor bulk ont permis de poursuivre la miniaturisation jusqu'à sa limite aux nœuds 32/28nm. Les technologies actuelles répondent au besoin d'un meilleur contrôle électrostatique en s'ouvrant vers l'industrialisation de transistors complètement dépletés, avec les architectures sur film mince (FDSOI) ou non planaires (TriGate FinFET bulk). Dans ce dernier cas, le substrat bulk reste limitant pour des applications à basse consommation. La combinaison de la technologie SOI et d'une architecture non-planaire conduit aux transistors TriGate sur SOI (ou TGSOI). Nous verrons l'intérêt de ces dispositifs et démontrerons qu'ils sont compatibles avec les techniques de contrainte. On montrera en particulier les améliorations de mobilité et de courants obtenus sur ces dispositifs de largeur inférieure à 15nm. Des simulations montrent également qu'un dispositif TGSOI peut être compatible avec les techniques de modulation de VT. Enfin, nous démontrons la possibilité de fabriquer des dispositifs ultimes à nanofils empilés avec une grille enrobante par une technique innovante de lithographie tridimensionnelle. La conception, la caractérisation physique et les premiers résultats électriques obtenus seront présentés. Ces solutions peuvent répondre aux besoins des nœuds sub-10nm.

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