Στα πλαίσια αυτής της διδακτορικής διατριβής μελετήθηκαν τόσο το κρυπτογραφικό σχήμα του RSA όσο και τα διαφορά σχήματα κρυπτογραφίας ελλειπτικών καμπύλων με στόχο την πρόταση μιας αποδοτικής, σε ταχύτητα και απαιτούμενους πόρους υλικού, μεθοδολογία σχεδιασμού τους. Σε αυτή τη μεθοδολογία σχεδιασμού δίνεται μεγάλο βάρος στη βελτιστοποίηση των πράξεων στα πεπερασμένα σώματα που χρησιμοποιούνται στην κρυπτογραφία δημοσίου κλειδιού. Τα πιο ευρέως χρησιμοποιούμενα σε κρυπτογραφία πεπερασμένα σώματα είναι τα GF(p) (πρώτα σώματα) και τα GF(2^k) (πεπερασμένα σώματα δυαδικής επέκτασης). Σε σχέση με την αριθμητική των GF(p), προτείνεται η χρήση του αλγόριθμου του Montgomery για modulo πολλαπλασιασμό, τροποποιημένου έτσι ώστε να χρησιμοποιεί Carry-Save πλεονάζουσα λογική καθώς και προεπεξεργασία τιμών. Η προκύπτουσα προτεινόμενη αρχιτεκτονική χρησιμοποιείται σε μονάδα ύψωσης σε δύναμη (που αποτελεί και την βασική αριθμητική πράξη του RSA). Η προτεινόμενη μονάδα επιτυγχάνει πολύ καλύτερα αποτελέσματα σε σχέση με άλλες αρχιτεκτονικές τόσο ως προς την ταχύτητα λειτουργίας αλλά και ως προς τους χρησιμοποιούμενους πόρους υλικού. Σε σχέση με την αριθμητική των GF(2^k), προτείνονται αλγόριθμοι και αρχιτεκτονικές για ευέλικτο πολλαπλασιασμό και για αντιστροφή, όταν χρησιμοποιείται πολυωνυμική βάση αναπαράστασης και μια μεθοδολογία πολλαπλασιασμού με αντίστοιχες σειριακές (SMPO) και παράλληλες αρχιτεκτονικές πολλαπλασιασμού όταν χρησιμοποιείται αναπαράσταση κανονικής βάσης. Τέλος, στα πλαίσια της αριθμητικής Ελλειπτικών Καμπύλων η οποία βασίζεται στα πεπερασμένα σώματα GF(p) ή GF(2^k) (στην κρυπτογραφία), χρησιμοποιήθηκαν προτεινόμενες αρχιτεκτονικές δομές για τα σώματα αυτά έτσι ώστε να προκύψει μια ανταγωνιστική αριθμητική μονάδα πράξεων για Ελλειπτικές Καμπύλες. Το πρόβλημα που εμφανίζεται σε μια τέτοια μονάδα έχει να κάνει με το μεγάλο κόστος της αντιστροφής σε πεπερασμένα σώματα σε πόρους υλικού αλλά και σε καθυστέρηση υπολογισμών. Χρησιμοποιώντας την αρχιτεκτονική δομή που προτείνεται στην παρούσα διδακτορική διατριβή για αντιστροφή-πολλαπλασιασμό σε GF(2^k) (μονάδα πολλαπλασιασμού/αντιστροφής) το προαναφερθέν κόστος ελαχιστοποιείται. / In this PhD dissertation the cryptographic schemes of RSA and elliptic curve cryptography were studied extensively in order to propose design methodologies for those schemes that are efficient in terms of computation speed and employed hardware resources. In the proposed methodologies special attention is given in the optimization of finite field arithmetic operations employed in public key cryptography. The most widely used such fields are the prime fields or GF(p) and the binary extension fields or GF(2^k) Concerning GF(p) arithmetic, an optimized version of Montgomery modulo multiplication algorithm is proposed for performing modular multiplication that employs Carry - Save redundant logic and value precomputation. The resulting architecture is used in a modular exponentiation unit (which is the basic arithmetic operation of RSA. The proposed unit achieves much better results in terms of computation speed and utilized hardware resources when compared to other well known similar designs. Concerning arithmetic in GF(2^k), algorithms and architectures are proposed for versatile design and inversion when polynomial basis representation of the GF(2^k)is employed. Also, a multiplication design methodology is proposed along with resulting sequential (SMPO) and parallel hardware architectures when normal basis representation of the GF(2k) is chosen. Finally, on elliptic curve arithmetic defined over GF(p) or GF(2^k) the proposed architectures for those fields were used in order to propose a competitive elliptic curve point operation arithmetic unit. The major problem of such a unit is the extensive cost in hardware resources and computation delay of finite field inversion operation. Using the architectural structure proposed in the PhD dissertation for inversion/multiplication in GF(2^k) (multiplication/inversion unit) the design cost can be minimized.

Η διπλωματική εργασία επικεντρώνεται στην αποκωδικοποίηση με τη χρήση LDPC κωδικών. Στα πλαίσιά της, θα μελετηθεί και θα αξιολογηθεί η κωδικοποίηση και η αποκωδικοποίηση LDPC, με συνδυασμένα κριτήρια παρεχόμενης ποιότητας (κριτήρια BER σε διάφορες συνθήκες μετάδοσης) και πολυπλοκότητας υλοποίησης σε υλικό. Μέσω εξομοίωσης, θα εξεταστεί κατά πόσο επηρεάζεται η απόδοση των αποκωδικοποιητών από την αναπαράσταση πεπερασμένου μήκους λέξης, η οποία χρησιμοποιείται για την υλοποίηση της αρχιτεκτονικής τους σε υλικό. Αφού αποφασιστεί το μήκος λέξης, ώστε η απόδοση του αποκωδικοποιητή να προσσεγγίζει τη θεωρητική, θα ακολουθήσει η μελέτη και ο σχεδιασμός της αρχιτεκτονικής του αποκωδικοποιητή, ώστε να ικανοποιεί και άλλα πρακτικά κριτήρια, με έμφαση στην χαμηλή κατανάλωση ενέργειας. Η καινοτομία της διπλωματικής έγκειται στην παρουσίαση ενός νέου κριτηρίου για τον τερματισμό των επαναλήψεων σε αποκωδικοποιητές LDPC. Το προτεινόμενο κριτήριο είναι κατάλληλο για υλοποίηση σε υλικό, και όπως προκύπτει τελικά, μπορεί να αποφέρει σημαντική μείωση στην κατανάλωση ενέργειας των αποκωδικοποιητών. Το κριτήριο ελέγχει αν υπάρχουν «κύκλοι» στην ακολουθία των soft words κατά την αποκωδικοποίηση. Οι «κύκλοι» αυτοί προκύπτουν σε κάποιες περιπτώσεις χαμηλού λόγου σήματος προς θόρυβο, όπου ο αποκωδικοποιητής δε μπορεί να καταλήξει σε αποτέλεσμα, κάτι το οποίο οδηγεί σε ανόφελη κατανάλωση ενέργειας, αφού δε βελτιώνεται το bit error rate, ενώ ο αποκωδικοποιητής συνεχίζει να λειτουργεί. Η προτεινόμενη αρχιτεκτονική τερματίζει τη διαδικασία της αποκωδικοποίησης σε περίπτωση που υπάρχει «κύκλος», επιτρέποντας σημαντική μείωση της κατανάλωσης ενέργειας, η οποία συνοδεύεται από πολύ μικρή μείωση στην απόδοση του αποκωδικοποιητή. Το προτεινόμενο κριτήριο μπορεί να εφαρμοστεί σε οποιαδήποτε υπάρχουσα αρχιτεκτονική για LDPC αποκωδικοποιητές. Συγκεκριμένα, στη διπλωματική αυτή, μελετώνται τα αποτελέσματα της εφαρμογής του κριτηρίου στις Hardware-Sharing και Parallel αρχιτεκτονικές. / This thesis introduces a novel criterion for the termination of iterations in iterative LDPC Code decoders. The proposed criterion is amenable for VLSI implementation, and it is here shown that it can enhance previously reported LDPC Code decoder architectures substantially, by reducing the corresponding power dissipation. The concept of the proposed criterion is the detection of cycles in the sequences of soft words. The soft-word cycles occur in some cases of low signal-to-noise ratios and indicate that the decoder is unable to decide on a codeword, which in turn results in unnecessary power consumption due to iterations that do not improve the bit error rate. The proposed architecture terminates the decoding process when a soft-word occurs, allowing for substantial power savings at a minimal performance penalty. The proposed criterion is applied to Hardware-Sharing and Parallel Decoder architectures.

Intelligent systems with even the bare minimum of sophistication require extensive computational power and complex processing units. At the same time, small insects like flies are adept at visual navigation, target pursuit, motionless hovering flight, and obstacle avoidance. Thus, biology provides engineers with an unconventional approach to solve complicated engineering design problems. Computational models of the neuronal architecture of the insect brain can provide algorithms for the development of software and hardware to accomplish sophisticated visual navigation tasks. In this research, we investigate biologically-inspired collision avoidance models primarily based on visual motion. We first present a comparative analysis of two leading collision avoidance models hypothesized in the insect brain. The models are simulated and mathematically analyzed for collision and non-collision scenarios. Based on this analysis it is proposed that along with the motion information, an estimate of distance from the obstacle is also required to reliably avoid collisions. We present models with tracking capability as solutions to this problem and show that tracking indirectly computes a measure of distance. We present a camera-based implementation of the collision avoidance models with tracking. The camera-based system was tested for collision and non-collision scenarios to verify our simulation claims that tracking improves collision avoidance. Next, we present a direct approach to estimate the distance from an obstacle by utilizing non-directional speed. We describe two simplified non-directional speed estimation models: the non-directional multiplication (ND-M) sensor, and the non-directional summation (ND-S) sensor. We also analyze the mathematical basis of their speed sensitivity. An analog VLSI chip was designed and fabricated to implement these models in silicon. The chip was fabricated in a 0.18 um process and its characterization results are reported here. As future work, the tracking algorithm and the collision avoidance models may be implemented as a sensor chip and used for autonomous navigation by intelligent systems.

The imperfections in the semiconductor fabrication process and uncertainty in operating environment of VLSI circuits have emerged as critical challenges for the semiconductor industry. These are generally termed as process and environment variations, which lead to uncertainty in performance and unreliable operation of the circuits. These problems have been further aggravated in scaled nanometer technologies due to increased process variations and reduced operating voltage. Several techniques have been proposed recently for designing digital VLSI circuits under variability. However, most of them have targeted ASICs and custom designs. The flexibility of reconfiguration and unknown end application in FPGAs make design under variability different for FPGAs compared to ASICs and custom designs, and the techniques proposed for ASICs and custom designs cannot be directly applied to FPGAs. An important design consideration is to minimize the modifications in architecture and circuit to reduce the cost of changing the existing FPGA architecture and circuit. The focus of this work can be divided into three principal categories, which are, improving timing yield under process variations, improving power yield under process variations and improving the voltage profile in the FPGA power grid. The work on timing yield improvement proposes routing architecture enhancements along with CAD techniques to improve the timing yield of FPGA designs. The work on power yield improvement for FPGAs selects a low power dual-Vdd FPGA design as the baseline FPGA architecture for developing power yield enhancement techniques. It proposes CAD techniques to improve the power yield of FPGAs. A mathematical programming technique is proposed to determine the parameters of the buffers in the interconnect such as the sizes of the transistors and threshold voltage of the transistors, all within constraints, such that the leakage variability is minimized under delay constraints. Two CAD techniques are investigated and proposed to improve the supply voltage profile of the power grids in FPGAs. The first technique is a place and route technique and the second technique is a logic clustering technique to reduce IR-drops and spatial variation of supply voltage in the power grid.

No description available.

No description available.

The CubeLab is a new payload standard that greatly improves access to the International Space Station (ISS) for small, rapid turn-around microgravity experiments. CubeLabs are small (less than 16”x8”x4” and under 10kg) modular payloads that interface with the NanoRacks Platform aboard the ISS. CubeLabs receive power from the station and transfer data using the standard terrestrial plug-and-play Universal Serial Bus (USB). The Space Plug-and-play Avionics (SPA) architecture is a modular technology for spacecraft that provides an infrastructure for modular satellite components to reduce the time to orbit and development costs for satellites. This paper describes the development of a bus capable of interfacing SPA-1 payloads in the CubeLab form-factor aboard the ISS. This CubeLab also provides the “discover and join” functionality that is necessary for a SPA-1 network of devices. This will ultimately provide persistent SPA capabilities on the ISS which will allow users to send SPA-1 devices to orbit for on-the-fly installation by astronauts.

Fault detection and location algorithms have allowed for the power industry to alter the power grid from the traditional model to becoming a smart grid. This thesis implements an already established algorithm for detecting faults, as well as an impedance-based algorithm for detecting where on the line the fault has occurred and develops a smart algorithm for future HDL conversion using Simulink. Using the algorithms, the ways in which this implementation can be used to create a smarter grid are the fundamental basis for this research. Simulink was used to create a two-bus power system, create environment variables, and then Matlab was used to program the algorithm such that it could be FPGA-implementable, where the ways in which one can retrieve the data from a power line has been theorized. This novel approach to creating a smarter grid was theorized and created such that real-world applications may be further implemented in the future.

The explosion in processing power of embedded systems has enabled distributed embedded networks to perform more complicated tasks. Middleware are sets of encapsulations of common and network/operating system-specific functionality into generic, reusable frameworks to manage such distributed networks. This thesis will survey and categorize popular middleware implementations into three adapted layers: host-infrastructure, distribution, and common services. This thesis will then apply a quantitative approach to grading and proposing a single middleware solution from all layers for two target platforms: CubeSats and autonomous unmanned aerial vehicles (UAVs). CubeSats are 10x10x10cm nanosatellites that are popular university-level space missions, and impose power and volume constraints. Autonomous UAVs are similarly-popular hobbyist-level vehicles that exhibit similar power and volume constraints. The MAVLink middleware from the host-infrastructure layer is proposed as the middleware to manage the distributed embedded networks powering these platforms in future projects. Finally, this thesis presents a performance analysis on MAVLink managing the ARM Cortex-M 32-bit processors that power the target platforms.

A humidity sensor can be used to measure the moisture content of the environment. The physical change of the sensor expresses as the change of electrical property like capacitance, resistance, voltage, current, frequency, etc. In order to process these analog signals digitally, microprocessor is involved in the measurement. This thesis presents design of a circuit to measure low moisture levels. The 16-bit RISC mixed signal microcontroller MSP430F249 from Texas Instruments will be used. The circuit has good performance at extremely low humidity levels. Meanwhile, a small real time operating system kernel FreeRTOS, a market leading RTOS from Real Time Engineer Ltd is ported to the microcontroller. The basic concept about FreeRTOS and how to port this RTOS to MSP430F249 microcontrollers will be the topics of this thesis as well.