Orientador: Beatriz Belluzzo Brando Cunha / Banca: Suely Amaral Mello / Banca: Ordália Alves de Almeida / Resumo: A presente pesquisa se propõe a analisar e discutir criticamente as concepções e práticas presentes na educação infantil, especificamente, no trabalho pedagógico desenvolvido com crianças entre 5-6 anos, a partir de um estudo de caso (uma turma) em uma escola de educação infantil pública da cidade de Marília-SP. Tendo em vista o processo de reconhecimento da educação infantil como primeiro nível da educação básica a partir da L.D.B de 1996, o que, para nós, vem sendo interpretado enquanto justificativa e necessidade da presença nas instituições de educação infantil - especificamente, na faixa etária por nós analisada (5-6 anos), por ser este período anterior à entrada da criança no Ensino Fundamental - de uma pedagogia preocupada em iniciar, o quanto antes, o processo de alfabetização. Ou seja, uma pedagogia preocupada com uma criança que virá a ser e que não o é hoje, tornando-se, desta forma, antecipadora do processo de escolarização, sem necessariamente resguardar a especificidade da primeira infância. Para tanto, utilizamo-nos da pesquisa de tipo de etnográfico a fim de construir instrumentos que nos possibilitassem conhecer o cotidiano desta escola e as relações estabelecidas entre crianças, professora e direção, a partir da pedagogia presente neste cotidiano. Desta forma, realizamos observações ao longo de um ano letivo da turma analisada, entrevista com a professora desta turma, análise de documentos tais como: plano educacional e planejamento semanal da professora, que foram analisados qualitativamente, focalizando as concepções sobre criança, sobre o papel do professor e a prática ...(Resumo completo, clicar acesso eletrônico abaixo) / Abstract: The article intends to analyze and discuss critically the conceptions and present practices in children's education, specifically in pedagogical work developed with 5-6 years old children, from a study of case (a class) in a public pre-school in the city of Marília-SP. Having in view the recognition process of the children's education as first level of the basic education from L.D.B. (Direction and Basis Law) in 1996, which, for us, has being interpreted while justification and necessity of presence in the children's education institutions - specifically, in the age group analyzed by us (5-6 years old), due to this period be previous to the ingression of the children in the Elementary School - of a pedagogy worried at beginning, as soon as possible, the process of teaching to read and write In other words, a pedagogy worried about a child that will become and that is not today, getting, in this way, anticipant of the process of schooling, without necessarily guard the specificity of the first childhood. Therefore, we utilized the research of the type of etnograph in order to construct instruments that allow us to know the quotidian of this school and the established relations among children, teachers and direction, from the pedagogy present in this quotidian. Thus, we effectuated observations along one school year of the analyzed class, interview with the teacher of this class, analysis of documents such as: educational plan and weekly planning ...(Complete abstract, click electronic access below) / Mestre

O consumo de energia se torna cada vez mais importante para a arquitetura de processadores, onde o número de cores dentro de um mesmo chip está aumentando mas o total de energia disponível se mantém no mesmo nível ou até mesmo se reduz. Assim, técnicas para economizar energia, tais como opções de escala de frequência e desligamento automático de subsistemas, estão sendo usadas para manter a troca entre energia e desempenho. Para se obter alto desempenho, os atuais Chip Multiprocessors (CMPs) integram grandes memórias cache a fim de reduzir a latência média para acesso a memória principal, através da alocação do conjunto de dados da aplicação dentro do chip. Essas memórias cache tem sido projetadas tradicionalmente para explorar a localidade temporal usando políticas de substituição inteligentes e localidade espacial buscando todos os dados da linha da cache após uma falta de dados. Entretanto, estudos recentes mostraram que o número de sub-blocos dentro da linha da memória cache, que são realmente usados, costuma ser baixo, sendo que, os sub-blocos que são usados recebem poucos acessos antes de se tornarem mortos (isto é, nunca mais são acessados). Além disso, muitas da linhas da memória cache permanecem ligadas por longos períodos de tempo, mesmo que os dados não sejam usados novamente ou são inválidos. Para linhas de cache modificadas, a memória cache aguarda até que a linha seja expulsa para que esta seja gravada (write-back) de volta no próximo nível de memória. Essas escritas competem com as requisições de leitura (demanda do processador e prébusca da cache), aumentando a pressão no controlador de memória. Por essas razões, a eficiência energética e o desempenho das memórias cache não são ideais. Essa tese propõe a aplicação de preditores de uso de linhas da cache para aumentar a eficiência energética das memórias cache. São propostos os mecanismos Dead Sub-Block Predictor (DSBP) e Dead Line and Early Write-Back Predictor (DEWP) para permitir economia de energia sem que haja degradação do desempenho. DSBP é usado para prever quais sub-blocos da linha da cache serão usados e quantas vezes eles serão acessados de forma a trazer para a cache apenas os sub-blocos úteis e desliga-los após eles serem acessados pelo número de vezes previsto. DEWP prevê linhas de cache mortas assim que elas recebem o último acesso, desligando essas linhas. As linhas sujas são escalonadas para sofrerem write-back após a última operação de escrita, aumentando o potencial de salvar energia, reduzindo também a pressão no controlador de memória. Ambos os mecanismos propostos também reduzem a poluição nas memórias cache, dando prioridade para a expulsão de linhas mortas, melhorando as atuais políticas de substituição. Embora cada mecanismo apresentado seja capaz de funcionar separadamente dentro do sistema, ambos os mecanismos podem também ser misturados em uma mesma hierarquia de cache. Essa implementação mista é interessante pois a granularidade de sub-bloco é preferível para níveis de cache próximos do processador, onde as linhas de memória cache são expulsas rapidamente, enquanto o último nível de cache tende a usar toda a linha antes da sua expulsão. Com o intuito de avaliar os mecanismos propostos, é apresentado o Simulator of Non- Uniform Cache Architectures (SiNUCA). Esse simulador de microarquitetura com precisão de ciclos é validado em termos de desempenho e consumo de energia através da comparação com um processador real. Os resultados de desempenho foram obtidos executando aplicações das cargas de trabalho single-threaded do conjunto SPEC-CPU2006 e aplicações multi-threaded dos conjuntos SPEC-OMP2001 e NAS-NPB. Os resultados relativos a energia foram obtidos integrando o SiNUCA com as ferramentas de modelagem Multi-core Power, Area, and Timing (McPAT) e CACTI. Quando aplicados os mecanismos em todos os níveis de memória cache, observou-se em média uma redução de 36% no consumo de energia usando o DSBP, 25% usando o DEWP e 37% quando usou-se o DSBP nos níveis L1 e L2 e o DEWP no último nível. Todas essas reduções causaram uma perda desprezível de desempenho de menos de 4% em média. / Energy consumption is becoming more important for processor architectures, where the number of cores inside the chip is increasing and the total power budget is kept at the same level or even reduced. Thus, energy saving techniques such as frequency scaling options and automatic shutdown of sub-systems are being used to maintain the trade-off between power and performance. To deliver high performance, current Chip Multiprocessors (CMPs) integrate large caches in order to reduce the average memory access latency by allocating the applications’ working set on-chip. These cache memories have traditionally been designed to exploit temporal locality by using smart replacement policies, and spatial locality by fetching entire cache lines from memory on a cache miss. However, recent studies have shown that the number of sub-blocks within a line that are actually used is often low, and those sub-blocks that are used are accessed only a few times before becoming dead (that is, never accessed again). Additionally, many of the cache lines remain powered for a long period of time even if the data is not used again, or is invalid. For modified cache lines, the cache memory waits until the line is evicted to perform the write-back to next memory level. These write-backs compete with read requests (processor demand and cache prefetch), increasing the pressure on the memory controller. For these reasons, the energy efficiency and performance of cache memories are not ideal. This thesis introduces cache line usage predictors to increase the energy efficiency of cache memories. We propose the Dead Sub-Block Predictor (DSBP) and Dead Line and Early Write-Back Predictor (DEWP) mechanisms to enable energy savings without performance degradation. DSBP is used to predict which sub-blocks of a cache line will be actually accessed and how many times they will be used in order to bring into the cache only those sub-blocks that are necessary, and power them off after they are accessed the predicted number of times. DEWP predicts dead lines as soon as they receive the last access, and turns off these lines. Dirty lines are scheduled for write-back after the last write operation occurs, increasing the energy savings potential and also reducing the pressure on the memory controller. Both proposed mechanisms also reduce pollution in cache memories by prioritizing dead lines for eviction in the existing replacement policy. Although each introduced mechanism is capable of performing separately inside a system, both mechanisms can also be mixed in the same cache hierarchy. This mixed implementation is interesting because the sub-block granularity is more suitable for cache levels closer to the processor, where the cache lines are quickly evicted, while the Last- Level Cache (LLC) tends to use the whole cache line before its eviction. In order to evaluate our proposed mechanisms, we introduce the Simulator of Non- Uniform Cache Architectures (SiNUCA). This cycle-accurate microarchitecture simulator is validated in terms of performance and energy consumption by comparing it to a real processor. Our performance results were obtained executing single-threaded applications from SPEC-CPU2006 and multi-threaded applications from SPEC-OMP2001 and NASNPB benchmark suites. The energy related results were obtained by integrating SiNUCA with the Multi-core Power, Area, and Timing (McPAT) framework and the CACTI power modeling tool. When applying our mechanisms on all the cache levels, we observe on average a 36% energy reduction for DSBP, 25% energy reduction using DEWP and an average reduction of 37% in the energy consumption applying DSBP on L1 and L2 and DEWP on the LLC. All these reductions caused a negligible performance loss of less than 4% on average.

Este trabalho dissertativo tem por principal objetivo identificar e rastrear as percepções que o escritor argentino, Jorge Luís Borges, possuía sobre a história (mesmo não sendo historiador de formação) e como essas se manifestam através de seus contos literários. Para tanto, são analisados uma série de contos de sua autoria que priorizem essa investigação, produzidos em diversos e distintos momentos de sua vida. O texto dividese em duas partes (atos): no primeiro nosso enfoque será como Borges percebe o ato de se fazer/escrever história, ou seja, como se dá a produção, publicação, manifestação e aceitação de um texto histórico, e para isso cotejaremos três contos, La loteria en Babilonia, Tema del traidor y del heroe e Guayaquil. No segundo capítulo (ato) traremos uma vertente da escrita de Borges mais ligada a temáticas argentinas, suas narrativas criollas, e como que através dessas o autor constantemente reflete sobre a história da Argentina e de alguns de seus mais tradicionais personagens, os gauchos e compadritos, representando os valores, costumes e tradições dessas emblemáticas figuras. Nesse segundo momento analisaremos os contos Hombre de la esquina rosada, Historia de Rosendo Juárez, El muerto, El fin e El sur. Em ambos os capítulos analisaremos como as percepções e representações de Borges sobre a história, seja em seu caráter mais “filosófico”, seja em seu caráter mais criollista (temáticas ligadas à Argentina) mudam com o passar da vida do autor. Se em um dado momento a história lhe parece “salvadora”, capaz de “gerar mudanças”, em outro lhe parecerá banal e tratada com ironia; já no segundo ato perceberemos como sua percepção sobre coragem como valor representativo de uma argentinidade também irá cambiar, assim como, quando pretende representar a Argentina ou Buenos Aires, seus pensamentos comumente estão ligados muito mais ao passado do que ao presente, gerando um sentimento de nostalgia por parte do autor. O principal objetivo é verificar, como a história, em último caso, será aqui vista como uma das temáticas ou “símbolos” que mais povoou a carreira literária de Jorge Luís Borges. / This research work is primarily focused on identifying and tracking the perceptions that the Argentine writer, Jorge Luis Borges, had on the History (even though he had no historian formation) and how these perceptions are manifested through his literary short stories. Therefore, we selected and analyzed a number of short stories of his own that conduct this research. Those were produced in various and different moments of his life. The dissertation is divided in two parts (acts): on the first one our focus will be on how Borges realizes the act of making / writing history, in other words, we will explore how the production, publication, demonstration and acceptance of a historical text happens, and, for that, we will analyze three short stories, La loteria en Babilonia, Tema del traitor y del héroe and Guayaquil. On the second chapter (act) we will bring Borges’ writings more linked to Argentine themes, their criollas narratives, and how through these narratives the author constantly reflects about the history of Argentina and some of its traditional characters, both the gauchos and compadritos representing their values, customs and traditions of these emblematic figures. On this second moment we will analyze the Hombre de la esquina Rosada, Historia de Rosendo Juárez, El muerto, El fin and El sur. In both chapters we will analyze the perceptions and representations of Borges on the matters of history - on his most "philosophical" texts, or in his most criollista texts (those related to Argentina) – and its changes over the author's life. If at a certain moment the history seems to him as a "savior", something able to "create changes", in another moments it will seem banal and treated with irony; on the second act we realize how his perception of courage as a representative value of an Argentinity will also change, as well as when he wants to represent Argentina or Buenos Aires, his thoughts are usually linked more to the past than to the present, creating a sense of nostalgia felling in the author. Thus, our main objective is to verify how History, ultimately, is seen as a thematic or "symbols" that most appears in the literary work of Jorge Luis Borges.

Este trabalho dissertativo tem por principal objetivo identificar e rastrear as percepções que o escritor argentino, Jorge Luís Borges, possuía sobre a história (mesmo não sendo historiador de formação) e como essas se manifestam através de seus contos literários. Para tanto, são analisados uma série de contos de sua autoria que priorizem essa investigação, produzidos em diversos e distintos momentos de sua vida. O texto dividese em duas partes (atos): no primeiro nosso enfoque será como Borges percebe o ato de se fazer/escrever história, ou seja, como se dá a produção, publicação, manifestação e aceitação de um texto histórico, e para isso cotejaremos três contos, La loteria en Babilonia, Tema del traidor y del heroe e Guayaquil. No segundo capítulo (ato) traremos uma vertente da escrita de Borges mais ligada a temáticas argentinas, suas narrativas criollas, e como que através dessas o autor constantemente reflete sobre a história da Argentina e de alguns de seus mais tradicionais personagens, os gauchos e compadritos, representando os valores, costumes e tradições dessas emblemáticas figuras. Nesse segundo momento analisaremos os contos Hombre de la esquina rosada, Historia de Rosendo Juárez, El muerto, El fin e El sur. Em ambos os capítulos analisaremos como as percepções e representações de Borges sobre a história, seja em seu caráter mais “filosófico”, seja em seu caráter mais criollista (temáticas ligadas à Argentina) mudam com o passar da vida do autor. Se em um dado momento a história lhe parece “salvadora”, capaz de “gerar mudanças”, em outro lhe parecerá banal e tratada com ironia; já no segundo ato perceberemos como sua percepção sobre coragem como valor representativo de uma argentinidade também irá cambiar, assim como, quando pretende representar a Argentina ou Buenos Aires, seus pensamentos comumente estão ligados muito mais ao passado do que ao presente, gerando um sentimento de nostalgia por parte do autor. O principal objetivo é verificar, como a história, em último caso, será aqui vista como uma das temáticas ou “símbolos” que mais povoou a carreira literária de Jorge Luís Borges. / This research work is primarily focused on identifying and tracking the perceptions that the Argentine writer, Jorge Luis Borges, had on the History (even though he had no historian formation) and how these perceptions are manifested through his literary short stories. Therefore, we selected and analyzed a number of short stories of his own that conduct this research. Those were produced in various and different moments of his life. The dissertation is divided in two parts (acts): on the first one our focus will be on how Borges realizes the act of making / writing history, in other words, we will explore how the production, publication, demonstration and acceptance of a historical text happens, and, for that, we will analyze three short stories, La loteria en Babilonia, Tema del traitor y del héroe and Guayaquil. On the second chapter (act) we will bring Borges’ writings more linked to Argentine themes, their criollas narratives, and how through these narratives the author constantly reflects about the history of Argentina and some of its traditional characters, both the gauchos and compadritos representing their values, customs and traditions of these emblematic figures. On this second moment we will analyze the Hombre de la esquina Rosada, Historia de Rosendo Juárez, El muerto, El fin and El sur. In both chapters we will analyze the perceptions and representations of Borges on the matters of history - on his most "philosophical" texts, or in his most criollista texts (those related to Argentina) – and its changes over the author's life. If at a certain moment the history seems to him as a "savior", something able to "create changes", in another moments it will seem banal and treated with irony; on the second act we realize how his perception of courage as a representative value of an Argentinity will also change, as well as when he wants to represent Argentina or Buenos Aires, his thoughts are usually linked more to the past than to the present, creating a sense of nostalgia felling in the author. Thus, our main objective is to verify how History, ultimately, is seen as a thematic or "symbols" that most appears in the literary work of Jorge Luis Borges.

O consumo de energia se torna cada vez mais importante para a arquitetura de processadores, onde o número de cores dentro de um mesmo chip está aumentando mas o total de energia disponível se mantém no mesmo nível ou até mesmo se reduz. Assim, técnicas para economizar energia, tais como opções de escala de frequência e desligamento automático de subsistemas, estão sendo usadas para manter a troca entre energia e desempenho. Para se obter alto desempenho, os atuais Chip Multiprocessors (CMPs) integram grandes memórias cache a fim de reduzir a latência média para acesso a memória principal, através da alocação do conjunto de dados da aplicação dentro do chip. Essas memórias cache tem sido projetadas tradicionalmente para explorar a localidade temporal usando políticas de substituição inteligentes e localidade espacial buscando todos os dados da linha da cache após uma falta de dados. Entretanto, estudos recentes mostraram que o número de sub-blocos dentro da linha da memória cache, que são realmente usados, costuma ser baixo, sendo que, os sub-blocos que são usados recebem poucos acessos antes de se tornarem mortos (isto é, nunca mais são acessados). Além disso, muitas da linhas da memória cache permanecem ligadas por longos períodos de tempo, mesmo que os dados não sejam usados novamente ou são inválidos. Para linhas de cache modificadas, a memória cache aguarda até que a linha seja expulsa para que esta seja gravada (write-back) de volta no próximo nível de memória. Essas escritas competem com as requisições de leitura (demanda do processador e prébusca da cache), aumentando a pressão no controlador de memória. Por essas razões, a eficiência energética e o desempenho das memórias cache não são ideais. Essa tese propõe a aplicação de preditores de uso de linhas da cache para aumentar a eficiência energética das memórias cache. São propostos os mecanismos Dead Sub-Block Predictor (DSBP) e Dead Line and Early Write-Back Predictor (DEWP) para permitir economia de energia sem que haja degradação do desempenho. DSBP é usado para prever quais sub-blocos da linha da cache serão usados e quantas vezes eles serão acessados de forma a trazer para a cache apenas os sub-blocos úteis e desliga-los após eles serem acessados pelo número de vezes previsto. DEWP prevê linhas de cache mortas assim que elas recebem o último acesso, desligando essas linhas. As linhas sujas são escalonadas para sofrerem write-back após a última operação de escrita, aumentando o potencial de salvar energia, reduzindo também a pressão no controlador de memória. Ambos os mecanismos propostos também reduzem a poluição nas memórias cache, dando prioridade para a expulsão de linhas mortas, melhorando as atuais políticas de substituição. Embora cada mecanismo apresentado seja capaz de funcionar separadamente dentro do sistema, ambos os mecanismos podem também ser misturados em uma mesma hierarquia de cache. Essa implementação mista é interessante pois a granularidade de sub-bloco é preferível para níveis de cache próximos do processador, onde as linhas de memória cache são expulsas rapidamente, enquanto o último nível de cache tende a usar toda a linha antes da sua expulsão. Com o intuito de avaliar os mecanismos propostos, é apresentado o Simulator of Non- Uniform Cache Architectures (SiNUCA). Esse simulador de microarquitetura com precisão de ciclos é validado em termos de desempenho e consumo de energia através da comparação com um processador real. Os resultados de desempenho foram obtidos executando aplicações das cargas de trabalho single-threaded do conjunto SPEC-CPU2006 e aplicações multi-threaded dos conjuntos SPEC-OMP2001 e NAS-NPB. Os resultados relativos a energia foram obtidos integrando o SiNUCA com as ferramentas de modelagem Multi-core Power, Area, and Timing (McPAT) e CACTI. Quando aplicados os mecanismos em todos os níveis de memória cache, observou-se em média uma redução de 36% no consumo de energia usando o DSBP, 25% usando o DEWP e 37% quando usou-se o DSBP nos níveis L1 e L2 e o DEWP no último nível. Todas essas reduções causaram uma perda desprezível de desempenho de menos de 4% em média. / Energy consumption is becoming more important for processor architectures, where the number of cores inside the chip is increasing and the total power budget is kept at the same level or even reduced. Thus, energy saving techniques such as frequency scaling options and automatic shutdown of sub-systems are being used to maintain the trade-off between power and performance. To deliver high performance, current Chip Multiprocessors (CMPs) integrate large caches in order to reduce the average memory access latency by allocating the applications’ working set on-chip. These cache memories have traditionally been designed to exploit temporal locality by using smart replacement policies, and spatial locality by fetching entire cache lines from memory on a cache miss. However, recent studies have shown that the number of sub-blocks within a line that are actually used is often low, and those sub-blocks that are used are accessed only a few times before becoming dead (that is, never accessed again). Additionally, many of the cache lines remain powered for a long period of time even if the data is not used again, or is invalid. For modified cache lines, the cache memory waits until the line is evicted to perform the write-back to next memory level. These write-backs compete with read requests (processor demand and cache prefetch), increasing the pressure on the memory controller. For these reasons, the energy efficiency and performance of cache memories are not ideal. This thesis introduces cache line usage predictors to increase the energy efficiency of cache memories. We propose the Dead Sub-Block Predictor (DSBP) and Dead Line and Early Write-Back Predictor (DEWP) mechanisms to enable energy savings without performance degradation. DSBP is used to predict which sub-blocks of a cache line will be actually accessed and how many times they will be used in order to bring into the cache only those sub-blocks that are necessary, and power them off after they are accessed the predicted number of times. DEWP predicts dead lines as soon as they receive the last access, and turns off these lines. Dirty lines are scheduled for write-back after the last write operation occurs, increasing the energy savings potential and also reducing the pressure on the memory controller. Both proposed mechanisms also reduce pollution in cache memories by prioritizing dead lines for eviction in the existing replacement policy. Although each introduced mechanism is capable of performing separately inside a system, both mechanisms can also be mixed in the same cache hierarchy. This mixed implementation is interesting because the sub-block granularity is more suitable for cache levels closer to the processor, where the cache lines are quickly evicted, while the Last- Level Cache (LLC) tends to use the whole cache line before its eviction. In order to evaluate our proposed mechanisms, we introduce the Simulator of Non- Uniform Cache Architectures (SiNUCA). This cycle-accurate microarchitecture simulator is validated in terms of performance and energy consumption by comparing it to a real processor. Our performance results were obtained executing single-threaded applications from SPEC-CPU2006 and multi-threaded applications from SPEC-OMP2001 and NASNPB benchmark suites. The energy related results were obtained by integrating SiNUCA with the Multi-core Power, Area, and Timing (McPAT) framework and the CACTI power modeling tool. When applying our mechanisms on all the cache levels, we observe on average a 36% energy reduction for DSBP, 25% energy reduction using DEWP and an average reduction of 37% in the energy consumption applying DSBP on L1 and L2 and DEWP on the LLC. All these reductions caused a negligible performance loss of less than 4% on average.

Writing tasks are central in the subject of Swedish, and they can be designed in various ways. The variation in design when teachers construct their own writing tasks can be due to differing views of the teaching of writing and exercises in writing. The aim of this work is to investigate how different discourses about writing and learning to write become visible in teachers’ constructions of writing tasks, and whether there are different degrees of steering in the tasks in relation to the discourse(s) to which they can be said to belong. Twelve writing tasks were examined in the study with the aid of Ivanič’s (2004) framework for analysis of discourses about writing and learning to write, and the result shows that the creativity discourse dominates among the tasks and that the sociopolitical discourse is sparsely represented among them. Several tasks have features of more than one discourse and can therefore be called hybrids. The degree of steering by the designer of the task differs between the tasks. In tasks that can be linked to the skills discourse there is usually a high degree of steering of the content, and in tasks that can be linked to the creativity discourse the designer of the task uses a different form of steering with questions which mean that the teacher gains access to personal information about the pupils.

The diploma thesis deals with issues concerning the creation o internal corporate guidelines. The theoretical part focuses on internal corporate guidelines more broadly and on their creation and content. Furthermore the thesis deals with payables with regard to new legal requirements. In the practical part I have proposed the internal corporate guideline titled "Definition of principles for the creation and management of allowances."

The thesis is focused on the management of trade receivables. The first part of the thesis deals with the definition of trade receivables and describes their importance to the company. In the following section it is mentioned the significance of internal directive, related evidence and valuation of trade receivables with an emphasis on accounting and tax issues from the perspective of the Czech legislation. The next chapter is devoted to the entire process of management of trade receivables. There are described particular sections of the process from securing receivables to debts collection. In the fourth part there are solved overdue receivables and their accounting and tax solutions. In the conclusion I analyze management of trade receivables in a particular company.

Data storage in current hard disk drives is limited by three factors. These are thermal stability of recorded data, the ability to store data, and the ability to read back the stored data. An attempt to alleviate one factor can affect others. This ultimately limits magnetic recording densities that can be achieved using traditional forms of data storage. In order to advance magnetic recording and postpone these inhibiting factors, new approaches are required. One approach is recording on Bit Patterned Media (BPM) where the medium is patterned into nanometer-sized magnetic islands where each stores a binary digit.This thesis presents a statistical model of write errors in BPM composed of single domain islands. The model includes thermal activation in a calculation of write errors without resorting to time consuming micromagnetic simulations of huge populations of islands. The model incorporates distributions of position, magnetic and geometric properties of islands. In order to study the impact of island geometry variations on the recording performance of BPM systems, the magnetometric demagnetising factors for a truncated elliptic cone, a generalised geometry that reasonably describe most proposed island shapes, were derived analytically.The inclusion of thermal activation was enabled by an analytic derivation of the energy barrier for a single domain island. The energy barrier is used in a calculation of transition rates that enable the calculation of error rates. The model has been used to study write-error performance of BPM systems having distributions of position, geometric and magnetic property variations. Results showed that island intrinsic anisotropy and position variations have a larger impact on write-error performance than geometric variations.The model was also used to study thermally activated Adjacent Track Erasure (ATE) for a specific write head. The write head had a rectangular main pole of 13 by 40 nm (cross-track x down-track) with pole trailing shield gap of 5 nm and pole side shield gap of 10 nm. The distance from the pole to the top surface of the medium was 5 nm, the medium was 10 nm thick and there was a 2 nm interlayer between the soft underlayer (SUL) and the medium, making a total SUL to pole spacing of 17 nm. The results showed that ATE would be a major problem and that cross-track head field gradients need to be more tightly controlled than down-track. With the write head used, recording at 1 Tb/in² would be possible on single domain islands.

Four elementary school children were tested on 120 words containing the short e (e.g., ten, pen) and short a (e.g., tan, pan) sounds. Words were tested in the hear-write (H/W) and see-say (S/S) channels. No programmed consequences were scheduled during baseline (BL) tests 1-3. After BL, an error analysis categorized words based on channel error and topography of error. Praise was delivered during tests 4-6 for correct responses. Children's responses were variable within channel and across channels for a majority of words. By the end of the praise phase, there was a decrease in the number of words with errors, for all children in their error word group. Error topographies began to stabilize for some words during praise.