Made available in DSpace on 2015-04-14T13:56:09Z (GMT). No. of bitstreams: 1 401158.pdf: 9853099 bytes, checksum: 1e66fe399c5e86bc932c94f590606b95 (MD5) Previous issue date: 2008-03-10 / Tendo em vista que o barramento de alimenta??o (VCC e Gnd) afeta diretamente a integridade de sinal de sistemas em chip (Systems-on-Chip, SoC) atrav?s de oscila??es de tens?o que podem induzir a erros funcionais, este trabalho tem por objetivo validar uma t?cnica inovadora, denominada CDCDC (Clock Duty Cycle Dynamic Control). Esta t?cnica visa aumentar a robustez de circuitos integrados (CI) digitais s?ncronos a tais oscila??es de tens?o. A t?cnica em quest?o realiza o controle din?mico do ciclo de trabalho (duty-cycle) do sinal de rel?gio (clock) de acordo com a presen?a de perturba??es (ru?dos) nas linhas de alimenta??o. Este controle din?mico do sinal de rel?gio realiza o prolongamento ou a redu??o do ciclo de trabalho, permitindo assim que o circuito s?ncrono apresente uma maior robustez ?s flutua??es dos n?veis de tens?o nas linhas de alimenta??o, sem que haja redu??o da freq??ncia do sinal de rel?gio. Garante-se desta forma, a manuten??o do desempenho do sistema mesmo quando este estiver operando em ambientes expostos ao ru?do. Considerando que a interfer?ncia eletromagn?tica (EMI) ? uma das principais causas de oscila??es no barramento de alimenta??o de circuitos integrados (CI s), o que por sua vez compromete drasticamente a confiabilidade dos sistemas atrav?s da redu??o da margem de sinal/ru?do, este trabalho tem por objetivo validar a utiliza??o da t?cnica CDCDC para o aumento da robustez de CI s operando expostos ? EMI

Made available in DSpace on 2015-04-14T13:56:12Z (GMT). No. of bitstreams: 1 407756.pdf: 1790642 bytes, checksum: 336376143b2d186c09e1cfa0d540851d (MD5) Previous issue date: 2008-10-24 / O constante avan?o no processo de fabrica??o de circuitos integrados tem reduzido drasticamente a geometria dos transistores e os n?veis das tens?es de alimenta??o. Em circuitos de alta densidade operando a baixa tens?o, as c?lulas de mem?ria s?o capazes de armazenar informa??o com menos capacit?ncia, o que significa que menos carga ou corrente ? necess?ria para armazenar os mesmos dados. Durante o per?odo de armazenamento, os dados envolvidos est?o suscet?veis a sofrerem influ?ncia de meio, tais como interfer?ncias eletromagn?ticas, radia??es ou at? mesmo falhas do pr?prio hardware envolvido. A falha ? caracterizada como uma invers?o de um ou mais bits de um dado armazenado na mem?ria. Conseq?entemente, os dados poder?o apresentar falhas, que provocar?o erros e comprometer?o a utiliza??o destes dados. Uma forma de resolu??o destes problemas ? a utiliza??o de C?digos Corretores de Erros. Um C?digo Corretor de Erros ?, em ess?ncia, um modo organizado de acrescentar algum dado adicional a cada informa??o que se queira armazenar e que permita, ao recuperarmos a mesma, detectar e corrigir os erros encontrados. A maioria dos C?digos Corretores de Erro em uso s?o desenvolvidos para corrigirem erros aleat?rios, isto ?, erros que ocorrem de maneira independente da localiza??o de outros erros. Contudo, em muitas situa??es, os erros podem aparecer em rajadas. De uma maneira geral, C?digos Corretores de Erros aleat?rios n?o se constituem na forma mais adequada e eficiente para corre??o de erros em rajadas, e a rec?proca tamb?m ? verdadeira. Dos v?rios m?todos propostos pela literatura, para corrigirmos simultaneamente estes dois tipos de erros, o mais efetivo ? o Embaralhamento. O Embaralhador ? um algoritmo, um m?todo que pode ser implementado tanto em hardware quanto em software. ? essencialmente constitu?do por um reordenamento dos bits e ? executado anteriormente ao armazenamento em mem?ria (Embaralhador) e na leitura, os bits s?o novamente reordenados, ou seja, s?o colocados novamente em sua posi??o original (Desembaralhador). Isto provoca um aumento na taxa de detec??o e corre??o destes erros, uma vez que se houver uma interfer?ncia concentrada (rajada de erros) em uma mem?ria, por exemplo, durante o armazenamento, na opera??o de leitura, ao se fazer o desembaralhamento, os erros ficam expostos de forma distribu?da, aparecendo como erros aleat?rios ao decodificador. Esta disserta??o apresenta uma proposta que combina a utiliza??o de C?digos de Detec??o e Corre??o de erros amplamente referenciados na literatura (Hamming, Hamming Estendido, Reed-Muller e Matrix) associados ? t?cnica de Embaralhamento aplicada a Hardware, com o objetivo de aumentar a capacidade de detec??o e corre??o de erros em rajada (erros concentrados). A execu??o dos testes de inje??o de falhas do tipo bit-flip, aplicadas ?s t?cnicas corretoras de erros utilizadas nesta disserta??o, mostraram que com a associa??o da t?cnica de Embaralhamento as mesmas passaram a ser eficientes tamb?m para erros em rajadas

Made available in DSpace on 2015-04-14T13:56:20Z (GMT). No. of bitstreams: 1 425449.pdf: 1505039 bytes, checksum: 6f49f42dd2094687edefde36dcdef070 (MD5) Previous issue date: 2010-03-25 / Atualmente ? poss?vel observar que a ?rea dedicada a elementos de mem?ria em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior por??o dos circuitos integrados e com o avan?o da tecnologia Very Deep Sub-Micron (VDSM), ? poss?vel integrar milh?es de transistores em uma ?nica ?rea de sil?cio. O fato desta elevada integra??o faz com que surjam novos tipos de defeitos durante a fabrica??o das mem?rias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes n?o s? de detectarem defeitos associados a modelos funcionais, e tamb?m associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de mem?ria ? extremamente importante para garantir tanto a qualidade do processo de fabrica??o como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho ? desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente est?tica da mem?ria. A avalia??o da viabilidade e efici?ncia da metodologia de teste proposta neste trabalho foi feita baseada em simula??es el?tricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simula??es foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi poss?vel verificar a capacidade de detec??o das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo h?brido de teste de mem?rias baseado fundamentalmente nos monitoramentos da tens?o (atrav?s de elementos March) e da corrente est?tica (atrav?s de sensores de corrente on-chip). O resultado desta combina??o ? um novo algoritmo de teste de SRAMs menos complexo, isto ?, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.

Made available in DSpace on 2015-04-14T13:56:31Z (GMT). No. of bitstreams: 1 459325.pdf: 2898170 bytes, checksum: 16df18a4b13e444ddaa394a95eaebeae (MD5) Previous issue date: 2014-03-21 / The use of Real-Time Operating System (RTOS) became an attractive solution to design safety-critical real-time embedded systems. At the same time, we enthusiasti-cally observe the widespread use of multicore processors in an endless list of our daily applications. It is also a common agreement the increasing market pressure to reduce power consumption under which these embedded, portable systems have to operate. As the major consequence, these systems are becoming more and more sensitive to transi-ent faults originated from a large spectrum of noisy sources such as conducted and radi-ated Electromagnetic Interference (EMI) and ionizing radiation (single-event effect: SEE and total-ionizing dose: TID). Therefore, the system s reliability degrades. In this work, we discuss the development and validation of an Infrastructure-Intellectual Prop-erty (I-IP) able to monitor the RTOS activity in a multicore processor system-on-chip. The final goal is to detect faults that corrupt the task scheduling process in embedded systems based on preemptive RTOS. Examples of such faults could be those that pre-vent the processor from attending an interruption of higher priority, tasks that are strict-ly allocated to run on a given core, but are running on another one, or even the execu-tion of low-priority tasks that are passed over high-priority ones in the ready-task list maintained on-the-fly by the RTOS. This I-IP, namely RTOS-Watchdog, was described in VHDL and is connected to each of the processor CPU-Addresses busses. The RTOS Watchdog has a parameterizable interface to easily fit any processor bus. A case-study based on a multicore processor running different test programs under the control of a typical preemptive RTOS was implemented. The case-study was prototyped in a Xilinx Virtex4 FPGA mounted on a dedicated platform (board plus con-trol software) fully developed at the Computing Signals & Systems Group (SiSC) [1] of the Catholic University (PUCRS). For validation, the whole system was exposed to combined effects of EMI and TID. Such experiments were performed in several steps, part of them carried out at PUCRS, Brazil, and part at the Instituto Nacional de Tecnolog?a Industrial (INTI) and Centro At?mico, both located in the city of Buenos Aires, Argentina. The obtained results demonstrate that the proposed approach provides higher fault coverage and reduced fault latency when compared to the native fault detec-tion mechanisms embedded in the kernel of the RTOS. / O uso de sistemas operacionais de tempo real (Real-Time Operating Systems, RTOS), tornou-se uma solu??o atrativa para o projeto de sistemas embarcados cr?ticos de tempo real. Ao mesmo tempo, observamos com entusiasmo o amplo uso de proces-sadores multicores em uma lista intermin?vel de nossas aplica??es di?rias. ? tamb?m um acordo comum a crescente press?o do mercado para reduzir o consumo de energia em que estes sistemas port?teis embarcados necessitam para operar. A principal conse-qu?ncia ? que estes sistemas est?o se tornando cada vez mais suscet?veis ? falhas transi-entes originadas por um amplo espectro de fontes de ru?dos como Interfer?ncia Eletro-magn?tica (Electromagnetic Interference, EMI) conduzida e irradiada e radia??o ioni-zante (single-event transient: SET e total-ionizing dose: TID). Portanto, a confiabilidade destes sistemas ? degradada. Nesta disserta??o, discute-se o desenvolvimento e valida-??o de um I-IP (Infrastructure-Intellectual Property) capaz de monitorar a atividade do RTOS em um processador multicore. O objetivo final ? detectar falhas que corrompem o processo de escalonamento de tarefas em sistema sistemas embarcados baseados em RTOS preemptivos. Como exemplo destas falhas podem ser aquelas que impedem o processador de atender uma interrup??o de alta prioridade, tarefas alocadas para serem executadas por um determinado n?cleo, mas que s?o executadas por outro n?cleo, ou at? a execu??o de tarefas de baixa prioridade enquanto houver tarefas de alta prioridade na lista de tarefas prontas atualizada dinamicamente pelo RTOS. Este I-IP, chamado RTOS Watchdog, foi descrito em VHDL e ? conectado ao Barramento de Endere?os da CPU em cada n?cleo do processador. O RTOS Watchdog possui uma interface parame-triz?vel de modo a facilitar a adapta??o a qualquer processador. Um estudo de caso baseado em um processador multicore executando diferen-tes benchmarks sob o controle de um RTOS preemptivo t?pico foi desenvolvido. O es-tudo de caso foi prototipado em uma FPGA Xilinx Virtex4 montada em uma plataforma dedicada (placa mais software de controle) totalmente desenvolvida no Grupo Compu-ting Signals & Systems (SiSC) [1] da Pontif?cia Universidade Cat?lica do Rio Grande do Sul (PUCRS). Para a valida??o, todo o sistema foi exposto aos efeitos combinados de EMI e TID. Estes experimentos foram realizados em diversos passos, parte deles foram realizados na PUCRS, Brasil e parte no Instituto Nacional de Tecnologia Industrial (INTI) e Centro At?mico, ambos na cidade de Buenos Aires, Argentina. Os resultados demonstram que a abordagem proposta fornece uma maior cobertura de falhas e lat?ncia de falhas reduzida quando comparados aos mecanismos de detec??o de falhas nativos embarcados no kernel do RTOS.

Submitted by Jadson Francisco de Jesus SILVA (jadson@uefs.br) on 2018-01-26T21:53:28Z No. of bitstreams: 1 disserta??o Eliza 14 de dezembro final.pdf: 1828093 bytes, checksum: 7d102752271132d8745e82e9533c13b3 (MD5) / Made available in DSpace on 2018-01-26T21:53:28Z (GMT). No. of bitstreams: 1 disserta??o Eliza 14 de dezembro final.pdf: 1828093 bytes, checksum: 7d102752271132d8745e82e9533c13b3 (MD5) Previous issue date: 2017-07-14 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / The stress situation in Caatinga is aggravated by climate changes, from which are predicted higher temperatures; water scarcity and higher soil salinization. Studies evaluating differences in seeds tolerance to abiotic stress among samples or genotypes of the same species can constitute physiologic tools and significant and complementary information for the selection of the most adapted group to environmental pressures. This work aimed to compare the seed vulnerability of different samples of Erythrina velutina (Fabaceae) to abiotic stress; evaluate que physiologic quality of seeds and determine the tolerance limits to saline, hydric and thermic stress. The assays were conducted at EMBRAPA semiarido Seeds laboratory and at the Germination laboratory of State University of Feira de Santana. In addition, the assays were entirely randomly mounted, four repetitions of 10 seeds for the vigor test and 50 seeds for the stress test. In the initial vigor, the seeds of all samples showed 100% of radicle emission at the first count. The seeds samples were affected by the addition of sodium chloride in the solution, exhibiting critical limit at 36dSm-1 for some samples. The radicular protrusion was affected with the decrease of the osmotic potential of the solution, which was caused by PEG 6000, limiting the germination in -0,9 MPa. The seed germination of E. velutina occurs at broad limits of temperature, from 5 to 40?C. Generally, the stress imposed by sodium chloride and PEG did not compromise the viability of the seed germinal power as the seeds of the samples showed high rate of germination when the ideal conditions were reestablished, excepting Cai?ara 2011. The great temperature of E. velutina germination occurs between 25 to 30?C. / A situa??o de estresse na caatinga tende a se agravar pelas mudan?as no clima onde se prev? maiores temperaturas, escassez de ?gua e maior saliniza??o do solo. Estudos que avaliem as diferen?as de toler?ncia de sementes aos estresses abi?ticos entre acessos ou gen?tipos da mesma esp?cie podem constituir ferramentas fisiol?gicas importantes e complementares para a sele??o de grupos de plantas mais adaptadas ?s press?es ambientais. Esse trabalho teve como objetivos comparar a vulnerabilidade de sementes de diferentes acessos de Erythrina velutina (Fabaceae) ? estresses abi?ticos; avaliar a qualidade fisiol?gica das sementes; e determinar os limites de toler?ncia aos estresses salino, h?drico e t?rmico. Os ensaios foram conduzidos nos laborat?rios de sementes da Embrapa Semi?rido (Petrolina-PE) e no de Germina??o da UEFS (Feira de Santana ?BA). Os ensaios foram montados em delineamento inteiramente casualizado, quatro repeti??es de 10 sementes para o teste de vigor e de 50 sementes para os estresses. Em rela??o ao vigor inicial as sementes de todos os acessos apresentaram 100% de emiss?o de rad?cula na primeira contagem. As sementes dos acessos foram afetadas pela adi??o de cloreto de s?dio na solu??o apresentando limite cr?tico de germina??o aos 36 dS.m-1 para alguns. A protrus?o radicular foi afetada tamb?m com a diminui??o do potencial osm?tico da solu??o causada pelo PEG 6000 tendo limite de germina??o em -0,9 MPa. A germina??o de sementes de E. velutina ocorreu sob amplo limites de temperatura, 5 a 40 ?C. De modo geral os estresses impostos pelo cloreto de s?dio e PEG n?o comprometeram a viabilidade do poder germinativo, visto que as sementes dos acessos apresentaram alta porcentagem de germina??o quando as condi??es ideais foram reestabelecidas, exceto as de Cai?ara 2011. A temperatura ?tima de germina??o de E. velutina ocorreu na faixa de 25 a 30 ?C.

Made available in DSpace on 2015-04-14T14:49:00Z (GMT). No. of bitstreams: 1 404266.pdf: 1735778 bytes, checksum: d2509663d82001555e81c857677ae9f9 (MD5) Previous issue date: 2008-03-18 / A complexidade de sistemas de software tem aumentado devido aos novos requisitos impostos pelas aplica??es modernas, tais como confiabilidade, seguran?a e disponibilidade. Sistemas confi?veis s?o sistemas que mant?m seu funcionamento de acordo com sua especifica??o mesmo na presen?a de situa??es excepcionais. Na tentativa de implementar sistemas mais robustos e confi?veis, torna-se imprescind?vel a utiliza??o de mecanismos capazes de lidar com problemas que potencialmente possam afetar seu perfeito funcionamento. Variados tipos de defeitos e situa??es inesperadas podem ocorrer em aplica??es que rodam sobre sistemas distribu?dos. Para que seja atingido um grau satisfat?rio de utiliza??o destes sistemas ? extremamente importante que sejam utilizadas t?cnicas objetivando coibir ou minimizar a exist?ncia de falhas. Toler?ncia a Falhas ? uma t?cnica que tem por objetivo oferecer alternativas que permitam ao sistema manter o funcionamento conforme sua especifica??o, mesmo na ocorr?ncia de situa??es indesejadas. A literatura descreve diversos tipos de mecanismos que auxiliam no desenvolvimento de aplica??es que possuem diversas atividades acontecendo simultaneamente. Em geral, um mecanismo composto por diversos participantes (objetos ou processos) executando um conjunto de atividades paralelamente ? chamado de intera??o multiparticipante. Em uma intera??o multiparticipante diversos participantes de alguma maneira "se unem"para produzir um estado combinado, intermedi?rio e tempor?rio e utilizam este estado para executar alguma atividade. Ap?s a atividade executada a intera??o ? desfeita e ent?o cada participante prossegue sua execu??o. Entretanto, diversas vezes a intera??o entre os participantes pode levar a situa??es onde toda a execu??o tem que ser refeita (efeito domin?). Para evitar este tipo de situa??o e para auxiliar no tratamento de exce??es concorrentes que podem ocorrer nos diversos participantes de uma intera??o pode-se utilizar, por exemplo, o mecanismo de intera??es multiparticipantes confi?veis (Dependable Multiparty Interactions - DMIs). Este mecanismo tem sido utilizado para o desenvolvimento de aplica??es em diversas ?reas. Todavia, percebemos que todos os estudos de casos desenvolvidos utilizando DMIs foram implementados manualmente, ou seja, sem a utiliza??o de nenhuma ferramenta de apoio. Tal situa??o al?m de acarretar um elevado tempo de desenvolvimento tamb?m facilita ? inclus?o de falhas no sistema. Nesta disserta??o apresentamos uma proposta de desenvolvimento de aplica??es confi?veis que utilizam o mecanismo de DMIs. Utilizando o IDE Eclipse desenvolvemos uma feramenta capaz de automatizar o processo de cria??o de aplica??es que utilizam DMIs para tolerar falhas, proporcionando aos desenvolvedores ganho de produtividade, redu??o da possibilidade de inser??o de falhas no c?digo, assim como facilitar a compreens?o dos elementos que comp?em uma DMI e a maneira como os mesmos est?o relacionados.

Made available in DSpace on 2015-04-14T14:49:29Z (GMT). No. of bitstreams: 1 430145.pdf: 1689253 bytes, checksum: 95ce19fe718b20a4573cd392edd2c72a (MD5) Previous issue date: 2009-12-17 / Anualmente, os computadores s?o utilizados nas mais diversas ?reas do conhecimento humano e s?o imprescind?veis em v?rias atividades fundamentais na sociedade. Particularmente em aplica??es industriais, o sistema computacional t?m que ser confi?vel e tolerante ? falhas, ou seja permitir que o sistema permane?a operando mesmo na presen?a de falhas. Desta forma, esta disserta??o tem como objetivo descrever um modelo de agentes tolerantes a falhas. A fim de atingir tal objetivo foi feito um estudo de conceitos fundamentais de arquiteturas de agentes deliberativos baseados em estados mentais, esses descritos por cren?as, desejos e inten??es (modeio Belief Desire Intention), que podem ser implemenados utilizando a linguagem de programa??o orientada a agentes AgentSpeak e o mecanismo de toler?ncia a falhas de intera??o multiparticipante confi?vel (Dependable Multiparty Interaction). Atrav?s destes conceitos ? implementado um sistema composto por v?rios elementos computacionais interativos, denominados agentes, que interagem com outros agentes, formando um sistema multiagentes que s?o implementadas util?zando o interpretador Jason de linguagem AgentSpeak. Esse interpretador se comunica com o simulador da C?lula de Produ??o FZI, escalonando o trabalho da c?lula de produ??o atrav?s das cren?as e desejos, re-escalonando o trabalho se ocorrer alguma mudan?a do estado do sistema. A implementa??o de um agente tolerante a falhas permite que o sistema execute a??es concorrentemente mesmo na presen?a de falhas, pois o mecanismo DMI gera uma intera??o multiparticipante entre diversos dispositivos que permite o tratamento de falhas concorrentes. A intera??o multiparticipante ? criada pelos agentes conforme as percep??es adquiridas no simulador da c?lula de produ??o, gerando a??es que s?o enviadas ao simulador, conseq?entemente, alterando o estado dos dispositivos.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-05-04T12:25:44Z No. of bitstreams: 1 467903 - Texto Completo.pdf: 2071415 bytes, checksum: 7b9c07b7d2604d46d4b4ea8d6c7bbfac (MD5) / Made available in DSpace on 2015-05-04T12:25:44Z (GMT). No. of bitstreams: 1 467903 - Texto Completo.pdf: 2071415 bytes, checksum: 7b9c07b7d2604d46d4b4ea8d6c7bbfac (MD5) Previous issue date: 2015-03-27 / Fault tolerance has become an important mean to achieve high availability in computational systems. However, building fault tolerant architectures is not a trivial task. Reflection in Meta-level architectures has been used for years as a mean for implementation of nonfunctional requirements. In this way it is possible to have a clear separation of its implementation from the implementation of the business logic itself (functional requirements) in layers or levels. These levels have become known, respectively, as base-level and metalevel and are regularly used in nowadays systems? architecture since they bring several benefits such as increased reuse and reduced complexity, furthermore, they provide better responsibilities separation among systems? components. On the other hand, if the meta-level is a useful architecture artifice there is still the need to build the meta-level components that intend to handle fault tolerance in application?s services, the components need to be implemented and integrated to the system?s architecture, which involves some development effort and complexity. This work presents a proposal to build, automatically and in runtime, the meta-level components for fault tolerance handling in application?s services. More precisely, it intends to propose a framework ? named JFault ? which using reflection and dynamic compilation will leverage those requirements transparently and with minor changes in the system. The framework is implemented in Java, language that supports both reflection and dynamic compilation, but could be built in any programming language that supports such APIs. / Toler?ncia a falhas tornou-se um importante meio para se garantir alta disponibilidade de sistemas computacionais. No entanto, a constru??o de arquiteturas tolerantes a falhas n?o ? uma tarefa trivial. Reflex?o em arquiteturas de meta-n?vel tem sido usada h? anos como um meio para implementa??o de requisitos n?o-funcionais. Dessa forma ? poss?vel ter uma separa??o clara e em n?veis entre a implementa??o da l?gica de neg?cios do sistema (requisitos funcionais) e as relacionadas ao uso da aplica??o em termos de desempenho, usabilidade, seguran?a, disponibilidade, etc (n?o funcionais). Estes n?veis se tornaram conhecidos na literatura, respectivamente, como n?vel-base e meta-n?vel e s?o frequentemente utilizados em sistemas hoje em dia visto que trazem v?rios benef?cios como aumento de reuso de c?digo e redu??o de acoplamento entre os elementos da arquitetura, al?m de trazer uma melhor divis?o de responsabilidades entre os componentes do sistema. Por outro lado, se as arquiteturas de meta-n?vel se tornaram um artif?cio ?til, existe a necessidade de se implementar os componentes de meta-n?vel respons?veis pela cria??o de servi?os tolerantes a falhas, o que envolve esfor?o de desenvolvimento, adapta??es no sistema e geralmente adiciona certa complexidade ? arquitetura. Este trabalho apresenta uma proposta de construir, de forma autom?tica e em tempo de execu??o, os componentes de meta-n?vel para toler?ncia a falhas em servi?os de aplica??es. Mais precisamente, pretende propor um framework ? chamado JFault - que usando reflex?o e compila??o din?mica se prop?e a preencher esse requisito de forma transparente e com pequenas altera??es no sistema. O framework ? implementado em Java, linguagem que suporta tanto reflex?o como compila??o din?mica, mas poderia ser constru?do em qualquer linguagem de programa??o que suporta tais APIs.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-06-16T17:21:57Z No. of bitstreams: 1 470587 - Texto Completo.pdf: 6163395 bytes, checksum: b88f0389d39c7cc7f197b32966e6fe29 (MD5) / Made available in DSpace on 2015-06-16T17:21:57Z (GMT). No. of bitstreams: 1 470587 - Texto Completo.pdf: 6163395 bytes, checksum: b88f0389d39c7cc7f197b32966e6fe29 (MD5) Previous issue date: 2015-03-13 / The continuous development of the transistor technology has enabled hundreds of processors to work interconnected by a NoC (network-on-chip). Nanotechnology has enabled the development of complex systems, however, fault vulnerability also increased. The literature presents partial solutions for fault tolerance issues, targeting parts of the system. An important gap in the literature is an integrated method from the router-level fault detection to the correct execution of applications in the MPSoC. The main goal of this dissertation is to present a fault-tolerant method from the physical layer to the transport layer. The MPSoC is modeled at the RTL level using VHDL.This work proposes fault tolerance techniques applied to intra-chip networks. Related work on fault tolerance at a systemic level, router level, link level and routing algorithms are studied. This work presents the research and development of two techniques: (i) protocols to enable the correct communication between task with partial degradation of the link enabling the router to operate even with faulted physical channels; (ii) test recovery method and of the router. This Dissertation considers permanent and transient faults.The HeMPS platform is the reference platform to evaluate the proposed techniques, together with a fault injection campaign where up to five random failures were injected simultaneously at each simulated scenario. Two applications were used to evaluate the proposed techniques, MPEG encoder and a synthetic application, resulting in 2,000 simulated scenarios. The results demonstrated the effectiveness of the proposal, with most scenarios running correctly with routers operating in degraded mode, with an impact on the execution time below 1%, with a router area overhead around 30%. / O cont?nuo desenvolvimento na tecnologia de transistores possibilitou que centenas de processadores trabalhassem interconectados por NoCs (network-on-chip). A nanotecnologia permitiu o desenvolvimento de complexos sistemas, por?m a vulnerabilidade a falhas tamb?m aumentou. A literatura apresenta solu??es parciais para o tema de toler?ncia a falhas, tendo como alvo partes do sistema. Uma importante lacuna na literatura ? um m?todo integrado para detec??o de falhas do n?vel do roteador at? a correta execu??o das aplica??es em MPSoC reais. O objetivo principal desta disserta??o ? apresentar um m?todo com toler?ncia a falhas da camada f?sica at? a camada de transporte. O MPSoC ? modelado em n?vel de RTL, usando VHDL.O presente trabalho prop?e t?cnicas de toler?ncia a falhas aplicadas a redes intrachip. S?o estudadas t?cnicas de toler?ncia a falhas em n?vel sist?mico, n?vel do roteador, n?vel de enlace e algoritmos de roteamento tolerante a falhas. Este trabalho apresenta a pesquisa e o desenvolvimento de duas t?cnicas: (i) protocolos para permitir a correta transmiss?o dos dados com degrada??o parcial do enlace, de forma a permitir que o roteador opere mesmo com canais f?sicos falhos; (ii) m?todo de teste e recupera??o do roteador. O modelo de falhas utilizado nesta Disserta??o ? de falhas permanentes e transientes.Para avaliar as t?cnicas propostas, foi utilizada a plataforma HeMPS, juntamente com uma campanha de inje??o de falhas onde at? cinco falhas aleat?rias foram injetadas nos canais de comunica??o entre os roteadores simultaneamente em cada cen?rio. Foram utilizadas duas aplica??es para avaliar as t?cnicas: codificador MPEG e uma aplica??o sint?tica, com um total de 2,000 cen?rios simulados. Os resultados demonstram a efetividade da proposta, com a maioria dos cen?rios executando corretamente com roteadores operando em modo degradado, com um impacto no tempo de execu??o abaixo de 1% e um aumente do ?rea de 30% no roteador.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-11-19T16:26:49Z No. of bitstreams: 1 476244 - Texto Completo.pdf: 2378601 bytes, checksum: 4c28a7ac36972e53ed94255e9583c2b2 (MD5) / Made available in DSpace on 2015-11-19T16:26:50Z (GMT). No. of bitstreams: 1 476244 - Texto Completo.pdf: 2378601 bytes, checksum: 4c28a7ac36972e53ed94255e9583c2b2 (MD5) Previous issue date: 2015-03-11 / Programming multi-robot autonomous systems can be extremely complex without appropriate software development techniques to abstract hardware faults, as well as can be hard to deal with the complexity of software required the coordinated autonomous behavior. Real environments are dynamic and unexpected events may occur, leading a robot to unforeseen situations or even fault situations. This work presents a method of integration of Jason multi-agent system into ROS robotic framework. Through this integration, can be easier to describe complex missions by using Jason agent language and its resources, as well as abstracting hardware details from the decision-taken process. Moreover, software modules related to the hardware control and modules which have a high CPU cost are separated from the planning and decision-taken process in software layers, allowing plan and software modules reuse in different missions and robots. Through this integration, Jason resources such as plans reconsideration and contingency plans can be used in a way where they can enable the robot to reconsider its actions and strategies in order to reach its goals or to take actions to deal with unforeseen situations due the environment unpredictability or even some robot hardware fault. The presented integration method also allows the cooperation between multiple robots through a standardized language of communication between agents. The proposed method is validated by a case study applied in real robots where a robot can detect a fault in its hardware and diagnose it through the help of another robot, in a highly abstract method of cooperative diagnosis. / A programa??o de sistemas aut?nomos multi-rob? pode ser extremamente complexa sem o uso de t?cnicas de desenvolvimento de software apropriadas ? abstra??o de caracter?sticas de hardware, assim como pode ser dif?cil lidar com a complexidade de software necess?ria ao comportamento aut?nomo coordenado. Ambientes reais s?o din?micos e eventos inesperados podem ocorrer, levando um rob? a situa??es n?o previstas ou at? mesmo situa??es de falha. Este trabalho apresenta um m?todo de integra??o do sistema multi-agente Jason com o framework rob?tico ROS. Atrav?s desta integra??o, miss?es complexas podem ser mais facilmete descritas tendo em vista o uso da linguagem de agentes e seus recursos, bem como a abstra??o de detalhes de hardware do processo de tomada de decis?o. Al?m disso, m?dulos de software vinculados ao controle do hardware e m?dulos com alto consumo de recurso de CPU s?o separados das rotinas de planejamento e tomada de decis?o atrav?s de camadas de software, possibilitando o reuso de planos e m?dulos de software em diferentes miss?es e rob?s. Atrav?s desta integra??o, recursos do sistema multi-agente, tais como a reconsidera??o de planos e planos de conting?ncia, podem ser utilizados de forma a permitir que o rob? reavalie suas a??es e estrat?gias a fim de atingir seus objetivos ou tome a??es de forma a lidar com situa??es imprevistas diante da dinamicidade do ambiente ou quando falhas s?o detectadas no hardware do rob?. A integra??o permite ainda a coopera??o entre m?ltiplos rob?s atrav?s de uma linguagem de comunica??o padronizada entre agentes. O m?todo proposto ? validado atrav?s de um estudo de caso aplicado a rob?s reais onde um rob? pode detectar falhas em seu hardware e diagnostic?-las atrav?s da ajuda de outro rob?, em um m?todo cooperativo de diagn?stico altamente abstrato.