O tempo de propagação dos sinais nas interconexões é um fator dominante para atingir a frequência de operação desejada em circuitos nanoCMOS. Durante a síntese física, o posicionamento visa espalhar as células na área disponível enquanto otimiza uma função custo obedecendo aos requisitos do projeto. Portanto, o posicionamento é uma etapa chave na determinação do comprimento total dos fios e, consequentemente, na obtenção da frequência de operação desejada. Técnicas de posicionamento incremental visam melhorar a qualidade de uma dada solução. Neste trabalho, são propostas duas abordagens para o posicionamento incremental guiado à tempos de propagação através de suavização de caminhos e balanceamento de redes. Ao contrário dos trabalhos existentes na literatura, a formulação proposta inclui um modelo de atraso na função quadrática. Além disso, o posicionamento quadrático é aplicado incrementalmente através de uma operação, chamada de neutralização, que ajuda a manter as qualidades da solução inicial. Em ambas as técnicas, o comprimento quadrático de fios é ponderado pelo drive strength das células e a criticalidade dos pinos. Os resultados obtidos superam o estado-da-arte em média 9,4% e 7,6% com relação ao WNS e TNS, respectivamente. / The interconnection delay is a dominant factor for achieving timing closure in nanoCMOS circuits. During physical synthesis, placement aims to spread cells in the available area while optimizing an objective function w.r.t. the design constraints. Therefore, it is a key step to determine the total wirelength and hence to achieve timing closure. Incremental placement techniques aim to improve the quality of a given solution. Two quadratic approaches for incremental timing driven placement to mitigate late violations through path smoothing and net load balancing are proposed in this work. Unlike previous works, the proposed formulations include a delay model into the quadratic function. Quadratic placement is applied incrementally through an operation called neutralization which helps to keep the qualities of the initial placement solution. In both techniques, the quadratic wirelength is pondered by cell’s drive strengths and pin criticalities. The final results outperform the state-of-art by 9.4% and 7.6% on average for WNS and TNS, respectively.

Silicon photonics is emerging as a promising platform for manufacturing and integrating photonic devices for light generation, modulation, switching and detection. The compatibility with existing CMOS microelectronic foundries and high index contrast in silicon could enable low cost and high performance photonic systems, which find many applications in optical communication, data center networking and photonic network-on-chip. This thesis first develops and demonstrates several experimental work on high speed silicon modulators and switches with record performance and novel functionality. A 8x40 Gb/s transmitter based on silicon microrings is first presented. Then an end-to-end link using microrings for Binary Phase Shift Keying (BPSK) modulation and demodulation is shown, and its performance with conventional BPSK modulation/ demodulation techniques is compared. Next, a silicon traveling-wave Mach- Zehnder modulator is demonstrated at data rate up to 56 Gb/s for OOK modulation and 48 Gb/s for BPSK modulation, showing its capability at high speed communication systems. Then a single silicon microring is shown with 2x2 full crossbar switching functionality, enabling optical interconnects with ultra small footprint. Then several other experiments in the silicon platform are presented, including a fully integrated in-band Optical Signal to Noise Ratio (OSNR) monitor, characterization of optical power upper bound in a silicon microring modulator, and wavelength conversion in a dispersion-engineered waveguide. The last part of this thesis is on network-level application of photonics, specically a broadcast-and-select network based on star coupler is introduced, and its scalability performance is studied. Finally a novel switch architecture for data center networks is discussed, and its benefits as a disaggregated network are presented.

O presente trabalho é uma pesquisa tecnológica (P&D) de inovação tecnológica de produto para o mercado brasileiro, que visa desenvolver um transmissor de pressão inteligente de alta exatidão com protocolo HART e sensor piezoresistivo em parceria LSI-USP / MEMS Ltda. Fornecendo assim um protótipo de um produto competitivo no mercado brasileiro. Neste trabalho se apresenta uma arquitetura baseada nos transmissores 4-20 mA de alta exatidão da MEMS Ltda. Essa arquitetura mantém as características de desemprenho da medição analógica e adiciona os componentes necessários para suportar as funções do padrão HART com camada física Bell 202. Além da arquitetura, neste documento é apresentado: o desenvolvimento das interfaces entre o algoritmo de compensação e os algoritmos responsáveis da comunicação digital, as modificações no circuito de controle da corrente de laço para permitir a modulação do sinal de 1200 Hz e 2200 Hz usado pela comunicação digital, e o projeto de alimentação do transmissor, que foi projetado visando a eficiência para respeitar os limites de consumo de corrente. Os resultados obtidos com essa nova arquitetura, apresentam que são mantidas as características dos transmissores 4-20 mA usados como base, e que a medição digital tem um nível de erro 0,05 %FS (porcentagem de fundo de escala) menor do que a saída analógica do mesmo transmissor, valor considerável comparado com o 0,2 %FS que é o nível de erro total do sistema. Os protótipos usados para as medições foram caracterizados num processo que levou 35 dias de operação continua, validando assim o projeto elétrico e software desenvolvido. / This thesis consists of a technical research (P&D) on technological innovations of a highly accurate intelligent pressure transmitter using a HART protocol and piezoresistive sensors in collaboration with LSI-USP / MEMS Ltda. The outcome consists of a prototype of a competitive product in the Brazilian market. This project presents a product architecture based on highly accurate 4-20mA MEMS Ltda. transmitters. It maintains the features necessary for analogical measurements and adds components, which are compatible with the functions of HART with a Bell 202 physical layer. In addition to the architecture, this document presents the development of: interfaces between the compensation algorithm and digital communication algorithms, modifications of the current loop control circuit to allow signal modulation used by digital communications of 1200Hz and 2000Hz, a voltage source project, which envisioned efficiency and considered the limits of current consumption. Results of this architecture show that the 4-20mA transmitter´s characteristics, used as a starting point for the product, are maintained and that digital measurements present 0.05%FS (Full Scale) less error than analogical measurements taken by the same transmitter. This presents a significant error reduction when compared to the total error of the system, which is 0, 2 %FS. The prototypes used for measurements were tested during 35 continuous days, validating their electrical installation and software.

Este trabalho apresenta um gerenciador de ferramentas para projeto de circuitos integrados, o sistema TENTOS, agora desenvolvido para o ambiente MS-WINDOWSTM. O ambiente TENTOS é um sistema aberto, isto é, permite a fácil inclusão de novas ferramentas em tempo de execução do gerenciador, tornando-o desta forma sempre atual em relação as ferramentas existentes. Inicialmente será feita uma breve descrição de alguns dos gerenciadores existentes, tanto os desenvolvidos com finalidades comerciais como os do meio acadêmico Em seguida, será apresentado um histórico sobre a evolução do sistema TENTOS, da sua versão inicial até a sua versão atual. Em uma etapa seguinte será descrito o estado atual do sistema TENTOS, isto é, suas características principais a estrutura dos menus, os arquivos de configuração do sistema. como incluir novas ferramentas, arquivos de tecnologia, a configuração standard do sistema, quais ferramentas acompanham o TENTOS; como funciona a execução das ferramentas. Concluída a apresentação do sistema TENTOS, sendo apresentados exemplos que ilustram as etapas de desenvolvimento de um projeto de circuito integrado utilizando o sistema TENTOS. / This dissertation presents a tool mana ger for integrated circuit design, the TENTOS system, now developed for the MS-WINDOWSTM environment. The TENTOS package is an open system. that allows an eas y inclusion of new tools in the execution time of the manager, allowing an easy and constant updating of tools that are integrated into the package. Firstly, a short description of existing frameworks will be shown b y including commercial and academics systems. Secondly, a brief historical of TENTOS evolution system will be presented. Following thet description the present state of the TENTOS s ystem will be described which comprises: its main characteristics: the structure of menus; system configuration files; how to include new tools and technology files; the standard system configuration, which tools are available into the TENTOS and how they are executed. Finally some examples on how to use the TENTOS system will be shown.

O dimensionamento da tecnologia trouxe consequências indesejáveis para manter a taxa de crescimento exponencial e levanta questões importantes relacionadas com a confiabilidade e robustez dos sistemas eletrônicos. Atualmente, microprocessadores modernos de superpipeline normalmente contêm milhões de dispositivos com cargas nos nós cada vez menores. Esse fator faz com que os circuitos sejam mais sensíveis a variabilidade ambiental e aumenta a probabilidade de um erro transiente acontecer. Erros transientes em circuitos sequenciais ocorrem quando uma única partícula energizada deposita carga suficiente perto de uma região sensível. Flip-Flops mestreescravo são os circuitos sequencias mais utilizados em projeto VLSI para armazenamento de dados. Se um bit-flip ocorrer dentro deles, eles perdem a informação prévia armazenada e podem causar um funcionamento incorreto do sistema. A fim de proporcionar sistemas mais confiáveis que possam lidar com os efeitos da radiação, este trabalho analisa o Fator de Vulnerabilidade Temporal (Timing Vulnerability Factor - TVF) em algumas topologias de flip-flops mestre-escravo em estágios de pipeline sob diferentes condições de operação. A janela de tempo efetivo que o bit-flip ainda pode ser capturado pelo próximo estágio é definido com janela de vulnerabilidade (WOV). O TVF corresponde ao tempo que o flip-flop é vulnerável a erros transientes induzidos pela radiação de acordo com a WOV e a frequência de operação. A primeira etapa deste trabalho determina a dependência entre o TVF com a propagação de falhas até o próximo estágio através de uma lógica combinacional com diferentes atrasos de propagação e com diferentes modelos de tecnologia, incluindo também as versões de alto desempenho e baixo consumo. Todas as simulações foram feitas sob as condições normais pré-definidas nos arquivos de tecnologia. Como a variabilidade se manifesta com o aumento ou diminuição das especificações iniciais, onde o principal problema é a incerteza sobre o valor armazenado em circuitos sequenciais, a segunda etapa deste trabalho consiste em avaliar o impacto que os efeitos da variabilidade ambiental causam no TVF. Algumas simulações foram refeitas considerando variações na tensão de alimentação e na temperatura em diferentes topologias e configurações de flip-flops mestre-escravo. Para encontrar os melhores resultados, é necessário tentar diminuir os valores de TVF, pois isso significa que eles serão menos vulneráveis a bit-flips. Atrasos de propagação entre dois circuitos sequenciais e frequências de operação mais altas ajudam a reduzir o TVF. Além disso, estas informações podem ser facilmente integradas em ferramentas de EDA para ajudar a identificar os flip-flops mestre-escravo mais vulneráveis antes de mitigar ou substituí-los por aqueles tolerantes a radiação. / Technology scaling has brought undesirable issues to maintain the exponential growth rate and it raises important topics related to reliability and robustness of electronic systems. Currently, modern super pipelined microprocessors typically contain many millions of devices with ever decreasing load capacitances. This factor makes circuits more sensitive to environmental variations and it is increased the probability to induce a soft error. Soft errors in sequential circuits occur when a single energetic particle deposits enough charge near a sensitive node. Master-slave flip-flops are the most adopted sequential elements to work as registers in pipeline and finite state machines. If a bit-flip happens inside them, they lose the previous stored information and may cause an incorrect system operation. To provide reliable systems that can cope with radiation effects, this work analysis the Timing Vulnerability Factor (TVF) of some master-slave D flip-flops topologies in pipeline stages under different operating conditions. The effective time window, which the bit-flip can still be captured by the next stage, is defined as Window of Vulnerability (WOV). TVF corresponds to the time that a flip-flop is vulnerable to radiation-induced soft errors according to WOV and clock frequency. In the first step of this work, it is determined the dependence between the TVF with the fault propagation to the next stage through a combinational logic with different propagation delays and with different nanometer technological models, including also high performance and low power versions. All these simulations were made under the pre-defined nominal conditions in technology files. The variability manifests with an increase or decreases to initial specification, where the main problem is the uncertainty about the value stored in sequential. In this way, the second step of this work evaluates the impact that environmental variability effect causes in TVF. Some simulations were redone considering supply voltage and temperature variations in different master-slave D flip-flop topologies configurations. To achieve better results, it is necessary to try to decrease the TVF values to reduce the vulnerability to bit-flips. The propagation delay between two sequential elements and higher clock frequencies collaborates to reduce TVF values. Moreover, all the information can be easily integrated into Electronic Design Automation (EDA) tools to help identifying the most vulnerable master-slave flip-flops before mitigating or replacing them by radiation hardened ones.

Esta dissertação explora os desafios agravados pela miniaturização da tecnologia na fabricação e projeto de circuitos integrados digitais. Os efeitos físicos do regime nanométrico reduzem o rendimento da produção e encurtam a vida útil dos dispositivos, restringindo a utilidade dos padrões de projeto convencionais e ameaçando a evolução da tecnologia CMOS como um todo. Nesta dissertação é exposta uma consistente revisão bibliográfica dos principais efeitos físicos parasitas presentes no regime nanométrico. Como o NBTI tem recebido destaque na literatura relacionada à confiabilidade de circuitos, este efeito de envelhecimento recebe destaque também neste texto, sendo explorado mais detalhadamente. Diversas técnicas de avaliação de redução do NBTI são demonstradas, sendo apresentados, em cada um destes tópicos, trabalhos desenvolvidos no âmbito desta dissertação e seus resultados. O circuito proposto como técnica de avaliação de NBTI permite uso de simulações elétricas para análise de degradação de circuitos. A análise da influência do rearranjo da estrutura de transistores para reduzir a degradação quanto ao NBTI apresenta bons resultados e não impede o uso de outras técnicas combinadas. / This thesis explores the challenges worsened by the technology miniaturization in fabrication and design of digital integrated circuits. The physical effects of nanometric regime reduce the production yield and shorten the devices lifetime, restricting the usefulness of standard design flows and threatening the evolution of CMOS technologies. This thesis exposes a consistent bibliographic review about the main aggressive physical effects of nanometric regime. NBTI has received special attention in reliability literature, so this text follows the same strategy, deeply exploring this aging effect. A broad set of NBTI evaluation and mitigation techniques are explained, including developed works in each one of these categories. The proposed circuit as NBTI evaluation technique allows the use of electrical simulation for circuit degradation analysis. The analysis of the transistors arrangement restructuring as a technique for NBTI degradation reduction shows satisfactory results, while does not restrict the use of other combined techniques.

Este trabalho apresenta o projeto, a verificação funcional e a síntese dos módulos funcionais de um comutador Gigabit Ethernet. As funções destes módulos encontramse definidas nos padrões IEEE 802.1D, IEEE 802.1Q, IEEE 802.3 e nos seguintes RFCs (Request for Comments): RFC 2697, RFC 2698 e RFC 4115. Estes módulos formam o núcleo funcional do comutador e implementam as principais funções dele. Neste trabalho quatro módulos são desenvolvidos e validados. Estes módulos foram projetados para serem inseridos na plataforma NetFPGA, formando o chamado “User Data Path”. Esta plataforma foi desenvolvida pela universidade de Stanford para permitir a prototipagem rápida de hardware para redes. O primeiro módulo chamado de “Árbitro de entrada” decide qual das portas de entrada do comutador ele vai atender, para que os quadros que ingressam por essa porta sejam processados. Este módulo utiliza um algoritmo Deficit Round Robin (DRR). Este algoritmo corrige um problema encontrado no módulo original desenvolvido na plataforma NetFPGA. O segundo módulo é o “Pesquisador da porta de saída”. O bloco principal deste módulo é o motor de classificação. A função principal do motor de classificação e aprendizagem de endereços MAC é encaminhar os quadros à suas respectivas portas de saída. Para cumprir esta tarefa, ele armazena o endereço MAC de origem dos quadros em uma memória SRAM e é associado a uma das portas de entrada. Este motor de classificação utiliza um mecanismo de hashing que foi provado que é eficaz em termos de desempenho e custo de implementação. São apresentadas duas propostas para implementar o motor de classificação. Os resultados da segunda proposta permite pesquisar efetivamente 62,5 milhões de quadros por segundo, que é suficiente para trabalhar a uma taxa wire-speed em um comutador Gigabit de 42 portas. O maior desafio foi conseguir a taxa de wire-speed durante o processo de “aprendizagem” usando uma memória SRAM externa. O terceiro módulo é o marcador de quadros. Este módulo faz parte do mecanismo de qualidade de serviço (QoS). Com este módulo é possível definir uma taxa máxima de transferência para cada uma das portas do comutador. O quarto módulo (Output Queues) implementa as filas de saída do comutador. Este módulo faz parte de plataforma NetFPGA, mas alguns erros foram encontrados e corrigidos durante o processo de verificação. Os blocos foram projetados utilizando Verilog HDL e visando as suas implementações em ASIC, baseado em uma tecnologia de 180 nanômetros da TSMC com a metodologia Semi-Custom baseada em standard cells. Para a verificação funcional foi utilizada a linguagem SystemVerilog. Uma abordagem de estímulos aleatórios restritos é utilizada em um ambiente de testbench com capacidade de verificação automática. Os resultados da verificação funcional indicam que foi atingido um alto porcentual de cobertura de código e funcional. Estes indicadores avaliam a qualidade e a confiabilidade da verificação funcional. Os resultados da implementação em ASIC amostram que os quatro módulos desenvolvidos atingem a freqüência de operação (125 MHz) definida para o funcionamento completo do comutador. Os resultados de área e potência mostram que o módulo das Filas de saída possui a maior área e consumo de potência. Este módulo representa o 92% da área (115 K portas lógicas equivalentes) e o 70% da potência (542 mW) do “User Data Path”. / This work presents the design, functional verification and synthesis of the functional modules of a Gigabit Ethernet switch. The functions of these modules are defined in the IEEE 802.1D, IEEE 802.1Q, IEEE 802.3 standards and the following RFCs (Request for Comments): RFC 2697, RFC 2698 and RFC 4115. These modules are part of the functional core of the switch and implement the principal functions of it. In this work four modules are developed and validated. These modules were designed to be inserted in the NetFPGA platform, as part of the “User Data Path”. This platform was developed at Stanford University to enable the fast prototype of networking hardware. The first module called “input arbiter” decides which input port to serve next. This module uses an algorithm Deficit Round Robin (DRR). This algorithm corrects a problem found in the original module developed in the NetFPGA platform. The second module is the classification engine. The main function of the MAC address classification engine is to forward Ethernet frames to their corresponding output ports. To accomplish this task, it stores the source MAC address from frames in a SRAM memory and associates it to one of the input ports. This classification engine uses a hashing scheme that has been proven to be effective in terms of performance and implementation cost. It can search effectively 62.5 million frames per second, which is enough to work at wire-speed rate in a 42-port Gigabit switch. The main challenge was to achieve wire-speed rate during the “learning” process using external SRAM memory. The third module is the frame marker. This module is part of the quality of service mechanism (QoS). With this module is possible to define a maximum transmission rate for each port of the switch. The fourth module (Output Queues) implements the output queues of the switch. This module is part of the NetFPGA platform, but some errors were found and corrected during the verification process. These module were designed using Verilog HDL, targeting the NetFPGA prototype board and an ASIC based on a 180 nm process from TSMC with the Semi-custom methodology based on standard cells. For the functional verification stage is used the SystemVerilog language. A constrained-random stimulus approach is used in a layered-testbench environment with self-checking capability. The results from the functional verification indicate that it was reached a high percentage of functional and code coverage. These indicators evaluate the quality and reliability of the functional verification. The results from the ASIC implementation show that the four modules developed achieve the operation frequency (125 MHz) defined for the overall switch operation. The area and power results demonstrate that the Output Queues module has the largest area and power consumption. This module represents the 92% of area (115 K equivalent logic gates) and the 70% of power (542 mW) from the User Data Path.

Nos ambientes de desenvolvimento de sistemas integrados da atualidade, os requisitos dos sistemas devidos ao alto grau de funcionalidades incorporadas vêm-se incrementando, gerando uma alta complexidade nos projetos. Isto traz como consequência o aumento na quantidade de ciclos dentro do fluxo de projeto. Uma solução tem sido o uso de blocos IP para acelerar o desenvolvimento. Entretanto, para garantir um grau elevado de confiabilidade destes componentes, os processos de verificação devem comprovar que todas as propriedades do circuito estejam sendo cumpridas. Uma das técnicas utilizadas para isto é verificação funcional por simulação, que procura explorar, através da injeção de vetores de teste, a maior porção possível de todo o espaço de estados do circuito. Quanto maior o número de estados possíveis, maior o número de vetores de testes que devem ser inseridos. Portanto, o número de vetores de teste deve ser reduzido de forma considerável, entretanto, por este fato, métricas para determinar a completeza do processo de verificação, definidas como modelos de cobertura, têm sido necessárias. As métricas de cobertura são estabelecidas segundo as estratégias de observação do projeto sob verificação, DUV, sendo bastante comum na indústria a de caixa preta que tem como objetivo a estimulação das entradas e a observação dos eventos de saída do DUV. Neste caso, para determinar se o sistema cumpre com as especificações, o engenheiro de verificação, deve definir os eventos à saída que considera relevantes e as métricas para determinar a quantidade de vezes que devem ser observadas. Este tipo de modelagem é conhecido como cobertura por itens. A quantidade de itens e os eventos a serem observados podem ser dfinidos pelo conhecimento especialista, dos engenheiros de verificação ou, para simplificar esta tarefa, uma distribuição uniforme é adotada. Como estas formas de modelagem não abstraem todas as propriedades do circuito, o perfil da distribuição de valores dos eventos (parâmetros) escolhidos, em geral, não estão correlacionados com o perfil real verficado durante a execução dos testbenches , tendo como consequência o aumento dos tempos de simulação. Para tratar do problema acima, o presente trabalho tem como objetivo geral o desenvolvimento de uma metodologia para obter um modelo de cobertura de saída que apresente um perfil de distribuição semelhante ao real e que, assim, assista o engenheiro de verificação na seleção dos pontos ou intervalos de saída de interesse, adicionado-os às decisões derivadas de seu conhecimento especialista. Pela metodologia utilizada, encontra-se a(s) equação(ões) que define(m) a(s) saída(s) do circuito sob verificação e, a partir destas, a distribuição probabilística por evento observável. No centro da metodologia está a ferramenta PrOCov (Probabilistic Output Coverage), projetada com os objetivos acima. A metodologia e a ferramenta foram testadas com alguns exemplos de circuitos, modelos em alto nível do filtro FIR, do processador FFT e do filtro Elliptic, todos descritos em SystemC. Nos três casos testados, o PrOCov encontrou satisfatoriamente os respectivos perfis de saída. Estes foram comparados com os perfis obtidos por simulação, mostrando que uma excelente precisão pode ser obtida; apenas pequenas variações foram encontradas devidas a erros de aproximação. Também variações de precisão e tempo de simulação em função da resolução dos parâmetros de saída (eventos) foram analisadas nesta dissertação. / In current integrated system development environments, the requirements for the design of multi-function systems have increased constantly. Consequently, the number of iterations in the design flow has also grown. A solution for this problem has been the use of IP-cores to speed up the hardware development. However, to guarantee high level of reliability for these components, the verification process has to be kept strict in other to prove if the all system properties have been satisfied. The mainstream technique that has been used in the industry for the verification process is the dynamic functional verification. It aims to explore, by test vector injection, all the state space of the circuit. The higher the number of possible states, the higher the number of test vectors to be inserted. Therefore, the number of test vectors must be kept as low as possible. Due to that, completion and sufficiency metrics, identified as the coverage model, should be carefully defined. The coverage metrics are established according the observation strategies of the design under verification, DUV, where the black box approach is very common in the industry, being aimed at the stimulation of the inputs and observing the events of the DUV output. To determine whether the system meets the specifications, the verification engineer must define the events (s)he considers relevant at the output and the metrics used to determine the amount of times that the results must be observed. This type of modeling is known as item coverage. The amount of items and events to be observed may be defined by the experience of the engineer, but in most cases, to simplify this task, a uniform distribution is adopted. Those forms of modeling do not abstract the functionality of the circuit, then, the probability distribution of the chosen events is uncorrelated to the real simulated distribution, when the testbenchs are implemented. Therefore, the resulting simulation time increases. To solve the problem that is mentioned above, this work aims the development of a methodology to compute the output coverage, which should be similar to the real output value distribution and thus assist the engineer in the selection of the proper check points or output ranges of interest, by adding them to the decisions derived from his(her) knowledge. This methodology finds the equations that represent the outputs of the DUV and, from them, it computes the output probabilistic distribution. At the core of this methodology is the PrOCov (Probabilistic Output Coverage) tool, which was developed with the goals above. Both methodology and tool were tested with three circuits described in high level language, the FIR filter, FFT processor and Elliptic filter, written in SystemC. In all three cases, PrOCov presented a satisfactorily output distribution. Excellent precision could be achieved by the results, with only small variations found due to approximation errors. Also variations of accuracy and simulation time due to different resolutions of the output parameters (events) were analyzed in this dissertation.

A vida de milhões de pessoas é afetada por problemas de deficiência auditiva, incapacitando-as de ouvirem os sons naturalmente. O uso de aparelhos de auxílio auditivo minimiza o efeito das deficiências, pois possibilita tratamento dos sinais auditivos através de sofisticados algoritmos que eliminam ruídos e amplificam os sinais de interesse. Este trabalho propõem a especificação de um sistema integrado, otimizado em termos de consumo de potência, para realizar o processamento de sinais digitais em aparelhos de auxílio auditivo digital. Foram desenvolvidos dois blocos para processamento hardwired, que substituem o processamento realizado por software, cuja finalidade é filtrar os sinais sonoros digitalizados com menor consumo. Um dos blocos, um filtro FIR de até 128 coeficientes, pode ser utilizado como filtro do tipo passa baixa ou passa altas frequências. O outro bloco, para executar o algoritmo ALE, é utilizado para eliminar ruídos periódicos. Os blocos desenvolvidos e implementados foram compilados e simulados para comprovar a funcionalidade. Os resultados das simulações mostraram que eles atendem as especificações de funcionalidade. Os blocos foram também sintetizados em uma tecnologia CMOS de 0,35 &#956m, três níveis de metal, para assim se ter as estimativas de área do circuito e de consumo de potência. A área do layout final foi de 14 mm². O consumo de potência estimado é de 0,30 mW para frequência de clock de 300 kHz (o que permite que um filtro FIR processe uma amostra a cada 240 &#956s, no pior caso, e o ALE, uma a cada 36 &#956s), e de 5,06 mW para frequência de clock de 5,0 MHz (filtro FIR processa uma amostra a cada 14,4 &#956s e o ALE, uma a cada 2,2 &#956s). As estimativas de consumo foram feitas considerando os dois blocos operando simultaneamente e com tensão de alimentação de 1,8 V. Para todo o sistema integrado proposto, obtive-se, com um cenário específico, o consumo de potência de 1,1 mW, considerando dois Filtros Configuráveis, um Filtro ALE e um DSP. / The live of millions of people are affected by hearing problems, disabling them from hearing the sounds naturally. The use of hearing aids devices minimizes the effect of deficiencies, since it allows processing of auditory signals through sophisticated algorithms that eliminate noise and amplify the signals of interest. This work proposes the specification of an integrated system, optimized in terms of power consumption, to perform digital signal processing in digital hearing aid devices. Were developed two blocks of hardwired processing, replacing software processing, whose purposes are to filter the digitized audio signals with lower consumption. One of the blocks, an FIR filter up to 128 coefficients can be used as a low pass or high pass filter. The other block, to run the ALE algorithm, is used to eliminate periodic noises. The blocks developed and implemented were compiled and simulated to demonstrate their functionality. The simulation results show that they meet the specifications of functionality. The blocks were also synthesized in a 0.35 &#956m CMOS technolog, three metal levels, in order to have estimatives of circuit area and power consumption. The area of the final layout was 14,0 mm². The estimated power consumption is 0.30 mW for clock frequency of 300 kHz (which allows a FIR filter to process one sample every 240 &#956s in the worst case, and ALE, one every 36 &#956s), and 5.06 mW for clock frequency of 5.0 MHz (FIR filter processing one sample every 14.4 &#956s, and ALE, one every 2.2 &#956s). Consumption estimates were made considering the two blocks operating simultaneously and supply voltage of 1.8 V. For all the proposed integrated system, it was found, for a specific scenario, the power consumption of 1.1 mW, considering two configurable filters, one filter ALE and one DSP.

L’augmentation de la densité d’intégration de composants électroniques (CMOS, FDSOI 14 nm, mémoires flash) et le développement de nouveaux dispositifs (capteurs d’images, composants photoniques) font émerger de nouveaux problèmes de fabrication des puces dans l’industrie de la microélectronique. L’efficacité des procédés humides de gravure et de nettoyage de la surface structurée des composants peut être limitée par un mouillage incomplet des micro/nanostructures dont les dimensions chutent alors que les rapports d’aspect augmentent fortement. L’état de mouillage et les cinétiques de remplissage des micro/nanostructures constituent alors deux paramètres clés pour adapter au mieux les procédés humides. Ce travail de thèse, réalisé en collaboration avec STMicroelectronics, présente une méthode acoustique originale de réflectométrie haute fréquence appliquée à la caractérisation du mouillage de surfaces structurées industrielles aux échelles micrométriques (vias) et nanométriques (tranchées profondes d’isolation de pixels, contacts de transistors CMOS). Deux modèles acoustiques ont été développés : un modèle numérique par différences finies et un modèle analytique basé sur la diffraction. Ils nous ont permis de mieux comprendre le comportement de l’onde acoustique dans les micro/nanostructures et d’interpréter les mesures expérimentales de mouillage. Nous avons alors déterminé localement l’état de mouillage des structures (état Wenzel, Cassie, composites) et détecté l’imprégnation de surfaces initialement non-mouillantes par abaissement de la tension superficielle des liquides. La cinétique de remplissage de vias micrométriques a aussi pu être mesurée. / Large scale integration in the field of electronic components (CMOS, FDSOI 14 nm, flash memory), and the development of new devices (image sensors, photonic components) raise new issues in chip manufacturing in the microelectronics industry. Wet etching and wet cleaning efficiency of the patterned surface of the components can be limited by an incomplete wetting of the micro/nanostructures, for which dimensions shrink and aspect ratios increase highly. Wetting state and micro/nanostructures filling kinetics are then two key parameters to adapt the wet processes at best. This thesis work, conducted in partnership with STMicroelectronics, presents an original acoustic method of high frequency reflectometry for wetting characterization of industrial structured surfaces at the micrometric (vias) and nanometric scale (deep trenches for pixels insulation, CMOS transistor contacts). Two acoustic models have been developed: one numerical finite difference model and one analytical model based on diffraction. They enable us to have a better understanding of the acoustic wave behavior inside the micro/nanostructures and to interpret the experimental measurements of wetting. We determined the wetting state of the structures (Wenzel, Cassie, composite states) and imbibition of initially non-wetting surfaces has been detected by lowering the surface tension of the liquids. Micrometric vias filling kinetics has also been measured.