Les technologies submicroniques ont inséré des nouveaux défis dans le projet de circuits intégrés à cause de la réduction des géométries, la réduction de la tension d'alimentation, l'augmentation de la fréquence et la densité élevée de la logique. Cette thèse est divisée dans deux contributions principales. La première contribution est liée à l'élaboration d'une nouvelle méthodologie capable de produire des circuits optimisés en ce qui concerne le retard et la puissance. On propose un nouvel flou de conception dans lequel le circuit est optimisé au niveau transistor. La deuxième contribution de cette thèse est reliée avec le développement des techniques pour les circuits durcis aux rayonnements. La technique Code Word State Preserving (CWSP) est utilisé pour appliquer la redondance dans les bascules. On propose aussi une nouvelle méthodologie dans lequel la taille de transistor est dimmensioné pour l'atténuation de faute type Single Event Transient. La méthode de sizing est basée sur un modèle analytique.

Actuellement, la complexité des systèmes embarqués nécessite des nouvelles méthodologies de développement. Des méthodologies au niveau système sont proposées pour traiter la complexité, utilisant comme point de départ des descriptions de plus haut niveau qui au niveau transfert de registre (register transfer level - RTL). Les outils d'estimation de performance sont une importante partie des méthodologies au niveau système, parce qu'ils aident dans les décisions de projet dans les étapes initiales. Cette thèse propose des méthodes d'estimation de performance intégrées dans le flot de conception ROSES. En raison de l'augmentation du nombre des processeurs intégrés dans une puce, on nécessite de plus en plus des outils pour l'estimation de performance du logiciel. Pour guider la sélection du processeur au niveau de la spécification, on propose l'utilisation des réseaux neuronaux pour estimer rapidement la performance du logiciel. Après le raffinage des interfaces matériels et logiciels, on utilise des prototypes virtuels pour analyser la performance de l'architecture au niveau de bus fonctionnel. Le prototype virtuel est généré automatiquement a partir de la description ROSES, en permettent l'analyse de performance intégré des composants logiciel et matériel. La méthodologie proposée dans ce travail a été évalué par une étude de cas d'un encodeur MPEG4.

Les mémoires non volatiles de type Flash sont aujourd'hui présentes dans un grand nombre de circuits intégrés conçus pour des applications électroniques portables et occupent une grande partie de leur surface. L'absence de défauts à l'intérieur de ces mémoires constitue donc un des éléments clés du rendement de production pour tous les fabricants de ce type d'applications. Cependant, la grande densité d'intégration et la complexité de leur procédé de fabrication rendent ces mémoires Flash de plus en plus sensibles aux défauts de fabrication. Pour mettre en évidence les défaillances qui altèrent la fonctionnalité de ces mémoires, des solutions de test efficaces et peu coûteuses doivent être mises en place Les solutions et algorithmes actuellement utilisés pour tester les mémoires RAM ne sont pas adaptés à l'environnement Flash à cause de la faible vitesse de programmation de celle-ci. De plus, les modèles de faute que l'on trouve dans la littérature et qui sont relatifs aux mémoires RAM ne sont pas forcément réalistes dans le cas des mémoires Flash. La première partie de cette thèse propose une analyse complète des défauts réalistes que l'on trouve dans ces mémoires et qui sont extraits de données silicium issue d'une technologie Flash 150nm. Cette analyse, basée sur l'injection de défauts dans une matrice réduite de mémoire Flash, a permis de mettre en exergue un grand nombre de comportements fautifs et de leur attribuer des modèles de faute fonctionnels. La suite de ce travail de thèse est consacrée à l'élaboration de nouvelles solutions de test permettant d'améliorer les stratégies existantes. Les solutions proposées sont construites en s'appuyant sur les spécificités de la mémoire Flash, comme par exemple sa faculté à programmer certains de ses blocs en une seule fois avec le même motif et en un temps de programmation réduit. Une évaluation de ces solutions est ensuite effectuée à l'aide d'un simulateur de faute que nous avons spécialement développé à cet effet. Cette évaluation montre l'efficacité des solutions de test proposées en termes de couverture de fautes et de temps de test. La validation sur une mémoire Flash de 4Mbits a montré un gain en temps de test considérable (d'un facteur 34) ainsi qu'une couverture de fautes accrues (notamment pour les fautes de couplage) par rapport à des solutions utilisées dans l'industrie.

Les technologies de silicium s'approchent de leurs limites physiques en termes de réduction des tailles des transistors, et de la tension d'alimentation, d'augmentation de la vitesse de fonctionnement et du nombre de dispositifs intégrés dans une puce. En s'approchant de ces limites, les circuits deviennent de plus en plus sensibles aux phénomènes parasites diverses, d'origine interne ou externe au circuit, provoquant une augmentation très importante du taux d'erreurs du fonctionnement. Le manuscrit présente un résumé de mes travaux de recherche, menés en collaboration avec les doctorants que jái co-encadrés ou que j'encadre en ce moment et avec les nombreux stagiaires qui se sont succédés au laboratoire TIMA, et dans un premier temps concerne les techniques de tolérance aux fautes permanentes et transitoires destinées aux nouvelles technologies de silicium (ciblant les technologies en dessous des 32nm) ainsi qu'aux futures technologies de remplacement du silicium, les nanotechnologies. Une partie de travaux de recherche s'articule autour de la prédiction des taux de défaillances des systèmes intégrés complexes. Des méthodologies de simulation de fautes concernant tous les niveaux d'abstraction sont présentées, tant pour les circuits numériques que pour les circuits analogiques, ainsi que la mise en place d'outils de simulation automatique. In fine, une dernière partie du manuscrit présente des activités de recherche beaucoup plus récentes, articulées autour de la modélisation et de la simulation des structures simples et complexes à base de nanotubes de carbone en vue d'une analyse prédictive de fonctionnement sans défaillances. Au passage des systèmes complexes et les outils de CAO pour les nanotechnologies sont aussi présentés.

Le travail présenté dans ce mémoire de thèse entre dans le cadre du projet international d'interférométrie millimétrique et submillimétrique ALMA (Atacama Large Millimeter Array). Il décrit les différentes étapes d'étude, de conception et de caractérisation de 2 circuits intégrés spécifiques hautes fréquences en technologie BiCMOS SiGe : un démultiplexeur 1 vers 16 à 4Gbps et un convertisseur analogique-numérique 3 bits à 4Gsps. Cette thèse a conduit à la réalisation et à l'industrialisation de ces circuits pour qu'ils puissent être implémentés sur déffirents téléscopes.

EVALUATION DES CONDITIONS DE FAISABILITE DE DIODES LASER A SEMICONDUCTEUR GaAlAs EMETTANT DANS LE SPECTRE VISIBLE. ESTIMATION DE LA LONGUEUR D'ONDE D'EMISSION MINIMALE REALISABLE AVEC DE TELS DISPOSITIFS

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Ce mémoire traite de la modélisation et de l'évaluation des performances d'un nouveau composant de puissance, le transistor MOS à tranchées. Plus précisément, on présente tout d'abord l'évolution des structures MOS de puissance basse tension depuis les années 70 jusqu'au transistor MOS à tranchées dont les principales propriétés sont énumérées. On réalise ensuite une étude des mécanismes - analyse statique à l'état passant et à l'état bloqué, analyse dynamique - intervenant dans les diverses zones du composant. Sur la base de cette étude, on établit un modèle de ce transistor pour le logiciel de simulation des circuits SPICE. Les procédures d'acquisition des paramètres de ce modèle sont précisées. Ce modèle ainsi obtenu est ensuite validé sur deux familles de divers composants MOS de puissance industriels. Enfin, les limites de performances statiques et dynamiques des transistors VDMOS et MOS à tranchées sont étudiées et comparées. Il est principalement montré que, dans le domaine des basses tensions, le transistor MOS à tranchées affiche des performances supérieures au transistor VDMOS en termes de résistance passante spécifique et de densité d'intégration. Les études analytiques et les simulations bidimensionnelles des deux types de composants montrent également que cette supériorité est appelée à s'accroître dans les années à venir.

L'électronique de lecture des tomographes à émission de positrons (TEP) est performante, mais possède son lot de qualités et de défauts. Hautement incriminée, spontanément, dans l'explication de la sensibilité assez pauvre de ces instruments, il ressort tout d'abord de l'étude présentée que les temps morts répartis relatifs à l'électronique n'incombent aux pertes de données qu'à hauteur de 16% pour une activité injectée typique de 10 microCi/ml. Les taux d'acquisition bruts pourraient ainsi être majorés de 20% par la suppression des saturations. A regarder plus en détails la philosophie de l'acquisition sur ces imageurs, il apparaît un caractère limitant davantage encore la sensibilité : la résolution temporelle. Elle conditionne, au premier ordre, les possibilités de réjection des événements fortuits, d'une partie des diffusés et donc du bruit, finalement rapporté au signal matérialisé par les vraies coïncidences. Une minimisation de la résolution temporelle passe par la suppression des acteurs inutiles et l'adoption d'une technique d'étiquetage temporel adaptée (filtrage optimal). Ce faisant, la résolution intrinsèque des voies de lecture est diminuée d'un facteur 7, se réduisant à 350 ps. Le plancher du fenêtrage en coïncidence peut être abaissé substantiellement et le NECR augmente de 50% en conséquence. A ce stade, un algorithme de mesure du temps de vol (TOF) peut être implémenté. Opportuniste, il promet une réduction de la variance associée au bruit de 430%, ce gain se répercute sur le NECR. Au final, le cumul des idées permet d'espérer gagner un ordre de grandeur sur le rapport signal sur bruit NECR, avec l'espoir d'examens cliniques raccourcis d'autant. Dans ce contexte, il est apparu légitime d'imaginer un nouveau synoptique d'acquisition pour TEP entièrement pixélisés. Le nombre de canaux explose au passage, par rapport à ce qui existe. Ceci est en partie compensé par la décision d'intégrer l'électronique au maximum. Les mesures d'énergie et de temps sont prévues sur une seule et même voie d'acquisition, avec une lecture en continue et sans temps mort des événements incidents. Le développement de l'électronique est en cours, ce manuscrit donne une description des trois premiers blocs. A terme, la réalisation d'un démonstrateur est prévue.