Cette thèse s'attache à définir une méthodologie globale permettant d'augmenter le niveau de sûreté et de sécurité face à des fautes logiques transitoires (naturelles ou intentionnelles) survenant dans un système intégré matériel/logiciel, de type carte à puce. Les résultats peuvent être appliqués à tout circuit construit autour d'un cœur de microprocesseur synthétisable et d'un ensemble de périphériques spécialisés. Les méthodes de protection portent simultanément, sur le matériel, le logiciel d'application et les couches d'interface (en particulier, le système d'exploitation). Les modifications sur des descriptions de haut niveau on été privilégiées pour leurs avantages en terme de généralité, configurabilité, portabilité et pérennité. L'approche proposée vise un bon compromis entre le niveau de robustesse atteint et les coûts induits, aussi bien au niveau matériel qu'au niveau performances. Elle est appliquée et validée sur un système significatif, représentatif d'un système embarqué monoprocesseur.

Le développement des technologies sub-microniques a permis un regain d'intérêt pour les capteurs d'images CMOS, qui inondent aujourd'hui le marché des capteurs. Les approches conventionnelles pour la conception de machines de vision sont en général basées sur des architectures connectées à une caméra. L'approche proposée dans ce travail consiste à associer, dans un même circuit – une rétine CMOS -, les photocapteurs et des fonctions de pré-traitement de l'image, permettant ainsi de répartir et d'optimiser le traitement. Ces rétines ont des performances en vitesse, en intégration et en consommation meilleures que les solutions classiques (capteurs puis traitements logiciels et/ou matériels). Cette thèse porte plus précisément sur l'intégration d'un algorithme d'estimation du mouvement en transposant le calcul numérique fortement itératif en une structure de calcul électronique. Après avoir réalisé un circuit permettant d'acquérir des connaissances dans le domaine des capteurs d'images CMOS, nous avons conçu un circuit de vision estimant le mouvement. Cette estimation de mouvement est basée sur une méthode robuste de mise en correspondance de blocs de pixels, comprenant une phase de pré-codage des pixels suivi<br />d'une recherche de ce codage dans une fenêtre de destination potentielle. Cette approche est novatrice car elle propose une rétine CMOS pouvant traiter (électroniquement) des scènes fortement texturées, et à luminosité changeante, en s'appuyant sur une méthode jusqu'alors réservée aux approches numériques (FPGA, DSP) ou logicielles.

Chaque actionneur d'un système sécuritaire doit être contrôlé par un signal sûr en présence de défaillance (fail-safe), c'est-à-dire qu'en cas de défaillance son état est soit correct, soit sûr. Les systèmes intégrés auto-contrôlables en ligne (self-checking) fournissent des groupes de signaux codés en sortie. Ces groupes de signaux ne permettent pas d'assurer le contrôle direct des actionneurs, car chaque actionneur est contrôlé par un seul signal qui doit être individuellement sûr. A cause de cette exigence particulière, il n'était pas possible d'implémenter en VLSI toutes les parties : un système auto contrôlé (self-checking) ou tolérant aux pannes (qui utilise par exemple un code détecteur d'erreur, une technique de duplication, triplication ou un processeur codé), et une interface fail-safe utilisant des composants discrets. Cette interface transforme les sorties du système de traitement en signaux fail-safe. Outre l'inconvénient des interfaces à composants discrets d'être très encombrantes et coûteuses, la probabilité de défaillance est augmentée et la durée de vie (MTTF) du système est diminuée dans ce cas par rapport à l'implémentation VLSI, ce qui limite la disponibilité du système. Il est donc intéressant d'intégrer en VLSI les interfaces fail-sage, capables d'assurer le contrôle sécuritaire des actionneurs. Dans ce mémoire, nous présentons une interface sécurisée de puissance réalisée en technologie de puissance intelligente. Cette interface transforme les signaux de contrôles codés en fréquence en signaux de puissance pour le contôle sécuritaire des actionneurs dans les transports ferroviaires. Elle repose sur l'utilisation du concet de fail-safe, et d'autocontrôlable pour atteintre un haut niveau de sécurité.

Cette thèse est consacrée à l'étude du comportement de processeurs digitaux face à l'un des effets induits par l'environnement radiatif : le phénomène dit SEU ou upset qui se traduit par le basculement intempestif du contenu d'un élément mémoire comme conséquence de l'ionisation produite par le passage d'une particule chargée. Les conséquences de ce phénomène dépendent de l'instant d'occurrence et de l'élément mémoire affecté et peuvent aller de la simple erreur de résultat à la perte de contrôle d'un engin spatial. Les techniques de durcissement ne pouvant pas garantir entièrement l'immunité face aux upsets des circuits candidats aux applications spatiales, des méthodes d'estimation des taux d'erreurs de ces applications par des tests sous radiation ou par injection de fautes s'avèrent nécessaires, dans le double but de choisir les circuits les moins sensibles à ces effets et d'étudier le comportement des applications de vol face aux upsets. L'objectif de cette thèse consiste en la définition d'une méthode d'injection de fautes de type upset et de son expérimentation sur différentes architectures digitales afin d'étudier ses potentialités ainsi que son efficacité. La méthode proposée se base sur l'injection d'erreurs de type upset sur une carte digitale bâtie autour du processeur cible, comme conséquence de l'activation d'un signal d'interruption asynchrone. L'exécution de la séquence de traitement de l'interruption appelée CEU dans cette thèse (Code Emulant un Upset) provoquera la modification du contenu d'un bit sélectionné aléatoirement parmi les éléments de la zone mémoire sensible aux upsets du processeur. L'implantation de cette technique a été réalisée par l'intermédiaire d'un système THESIC, testeur dédié à la qualification sous radiation de circuits intégrés. Ce système comporte deux cartes digitales (carte mère/carte fille), dont la configuration s'est révélée adaptée aux contraintes imposées par la technique d'injection de fautes proposée. L'objectif final de ces recherches a été de démontrer que le taux d'erreurs d'une application peut être prédite à partir des résultats issus d'essais d'injection d'upsets et des mesures des sensibilités des éléments mémoires du processeur considéré. La confrontation de ces prédictions avec des mesures réalisées à l'aide d'accélérateurs de particules, a permis de montrer la validité de l'approche proposée pour différents types de processeurs.

La réalisation des circuits analogiques à hautes performances souffre de difficultés principalement dues à la réduction de la tension d'alimentation et à la réduction de la consommation, qui sont conduites par la prolifération des systèmes portables aliméntés par des batteries, mais pâtit aussi du manque d'outils de CAO permettant d'automatiser la phase de layout qui est assez laborieuse et prend beaucoup de temps. Cette thèse se situe dans ce contexte. Elle traite de deux domaines assez distincts mais complémentaires, à savoir la conception de circuits intégrés analogiques à faible tension d'alimentation, et la génération automatique (ou assistée) du layout de ces circuits à l'aide d'algorithmes et de logiciels appropriés. L'aboutissement de cette thèse est, premièrement, la création d'une nouvelle méthode de conception de circuits intégré analogiques, plus précisement la génération d'une technique de conception de nouvelle structure, plus adaptée aux basses tensions d'alimentation et aux faiblesconsommations, deuxièmement, notre contribution à l'automatisation de la phase du layout des circuits intégrés analogiques, à savoir l'étude détaillée des contraintes analogiques à prendre en compte dans tout outil d'automatisation du layout (Générateur, Placeur, Routeur, Compacteur), ainsi que notre participation au développement de CHIRVAN (outil d'automatisation des masques des circuits intégrés analogiques et mixtes, développés au CNET Grenoble) en aidant à sa mise au point, en l'utilisant, en proposant des améliorations, et surtout en consacrant tous nos efforts à développer un algorithme de placement des cellules analogiques qui prend en compte toutes ces contraintes analogiques

Le test de circuits analogiques et mixtes est de plus en plus coûteux, représentant parfois jusqu'à 50% du coût total de fabrication du circuit. Les techniques de BIST (Built-In Self-Test) permettent de réduire ce coût en intégrant sur la puce les ressources nécessaires au test. Dans cette thèse, nous présentons une nouvelle technique de BIST pour les Convertisseurs Analogiques-Numériques Sigma-Delta (CAN). Cette approche combine un surcoût en surface et un temps de test très réduits. Puisque les circuits numériques sont de plus en plus petits, nous avons choisi une technique principalement numérique, ce qui est en phase avec la philosophie des convertisseurs Sigma-Delta. Comme signal de test nous utilisons un stimulus numérique qui codifie avec une grande précision un signal sinusoïdal. Le même stimulus binaire est employé pour l'analyse de la réponse, effectuée au moyen d'une régression sinusoïdale (sine-wave fitting algorithm). La réutilisation de ressources présentes dans le circuit permet de calculer le SINAD (SIgnal-to-Noise And Distortion ratio) du convertisseur de manière très efficace. Afin de valider cette technique, un prototype a été conçu et fabriqué dans une technologie CMOS 0.13 µm de STMicroelectronics. Les résultats expérimentaux confirment la capacité de notre technique à mesurer le SINAD dans un convertisseur audio de 16 bits.

Le domaine de la cryptanalyse a été marqué ces dernières années par la découverte de nouvelles classes d'attaques, dont font partie les attaques par injection de fautes. Le travail de thèse vise à développer des outils et des techniques destinés à rendre les circuits robustes face aux attaques par injection de fautes (Differential Fault Analysis : DFA). On s'intéresse en particulier à étudier la modélisation et la conception de circuits asynchrones résistants à ces attaques. Le travail porte dans un premier temps sur l'analyse de la sensibilité aux fautes de ces circuits, puis sur le développement de contre-mesures visant à améliorer leur résistance et leur tolérance. Les résultats sont évalués en pratique sur des circuits cryptographiques asynchrones par une méthode d'injection de fautes par laser. Ces résultats valident les analyses théoriques et les contre-mesures proposées, et confirment l'intérêt des circuits asynchrones pour la conception de systèmes sécurisés.

Le besoin de solutions de test en-ligne intégré est de plus en plus important. Malgré la complexité croissante de systèmes numériques, ces solutions doivent garantir un surcoût raisonnable en temps de conception, en ressources impliquées et en performance. Cela nécessite le développement de nouvelles méthodes de synthèse de haut niveau qui doivent garantir deux contraintes. La première est la possibilité de traiter des systèmes complexes à un coût raisonnable. La deuxième est la prise en compte des contraintes de test en-ligne dans les premières tâches du flot de la synthèse de haut niveau. Pour s'accommoder à ce besoin, la présente étude propose deux axes de travail. Le premier axe consiste à proposer deux méthodes de test en-ligne, non-concurrent et semi-concurrent, présentées comme solutions intégrées (BIST). Le deuxième axe consiste à proposer une nouvelle méthode de synthèse de haut niveau (HLS) qui tient compte de la testabilité en-ligne. La prise en compte des contraintes de test en-ligne est effectuée au niveau de la compilation de la description comportementale en graphe de flot de données (DFG). Selon les contraintes imposées au système, une des méthodes de test en-ligne développées dans le premier axe est intégrée au système au niveau ordonnancement. Un système numérique donné par sa description comportementale forme l'entrée de la méthode. Dans un premier temps, une optimisation orientée testabilité adresse les équations arithmétiques dans la description comportementale du système. Outre l'amélioration de la testabilité, cette optimisation peut permettre d'améliorer les performances du design final. La description optimisée est compilée en graphe de flot de données ordonnancé. La tâche de la compilation et de l'ordonnancement est résolue par une exploration de l'espace de solutions. Dans cette exploration nous introduisons le développement d'un algorithme génétique (AG) adapté à ce type de problèmes. Les contraintes de test en-ligne, de surface et de délai sont considérées à cette étape pour produire une solution satisfaisante. Une fois que le graphe de flot de données ordonnancé est obtenu, la méthode qui répond le mieux aux contraintes de test en-ligne est insérée dans l'ordonnancement nominal du système. L'allocation de ressource et l'assignation permettent la génération d'une architecture testable en-ligne au niveau RTL. Mots clés : synthèse de haut niveau, compilation, ordonnancement, testabilité en-ligne, DFG, BIST, AG.

D’ici quelques années, des capteurs de toutes sortes vont envahir notre environnement. Nous en rencontrons déjà beaucoup autour de la voiture, de l’ordinateur ou de la téléphonie. Cette multiplication à grande échelle des capteurs n’est toutefois possible que si, d’une part, ils communiquent sans fil et, d’autre part, ils sont entièrement autonomes du point de vue énergétique. Concernant les systèmes de communication, beaucoup de progrès et de normes sont apparus ces dernières années. La technologie semble être au point, même si des améliorations en terme de consommation sont encore possibles. Quant à l’autonomie énergétique, elle pose actuellement un véritable problème à cause de la durée limitée des piles ou batteries, sans compter leurs problèmes de pollution. L’idée est donc de récupérer l’énergie (mécanique, thermique, chimique ou rayonnante) qui entoure les capteurs pour les alimenter afin de les rendre autonomes durant leurs durées de vie. Suite à une importante étude bibliographique, nous nous sommes orientés vers la récupération de l’énergie de vibrations mécaniques. Une campagne de mesure nous a alors permis d’évaluer l’énergie disponible dans un certain nombre d’environnements et de dimensionner un système qui permette de convertir sur une large bande de fréquences cette énergie mécanique en énergie électrique. Nous avons alors initialisé deux réalisations ; une première macroscopique en tungstène validant le concept et une deuxième en technologie silicium permettant de miniaturiser le récupérateur d’énergie afin de le rendre compatible avec les dimensions des capteurs à alimenter. Les premiers essais avec la structure en tungstène ont montré la possibilité de récupérer environ 480 µW pour une excitation à 50 Hz et d’amplitude 80 µm.

Les systèmes de conversion de l'énergie électrique sont présents dans beaucoup de domaines de la vie quotidienne. On peut citer le secteur du transport, l'électronique grand public, la médecine, et la distribution de l'énergie. Une défaillance dans une application est le plus souvent ressentie comme étant liée à l'électronique. Adjoignons à cela des besoins en énergie grandissants et une évolution vers une plus grande mobilité, il devient aisé de déduire que les systèmes de conversion de l'énergie modernes doivent êtres plus compacts, plus fiables et plus performants. L'intégration en électronique de puissance est une réponse adéquate à ces problématiques tant elle vise à fiabiliser, à miniaturiser et à améliorer les performances des fonctions de conversion de l'énergie. Les travaux de recherche présentés dans cette thèse traitent de ma contribution à l'amélioration de la fiabilité et des performances d'un composant de puissance largement usité : l'Insulated Gate Bipolar Transistor. Pour cela l'association de deux IGBT aux caractéristiques différentes pour réaliser une architecture dite " faibles pertes " est présentée. Son concept est explicité, son intérêt exposé et son intégration monolithique détaillée. Dans un deuxième temps, une structure de protection monolithiquement intégrable contre les courts-circuits est dévoilée. Son fonctionnement et sa conception en vue de son intégration monolithique sont exposés.