Tα σύγχρονα τηλεπικοινωνιακά συστήματα έχουν υιοθετήσει κώδικες διόρθωσης λαθών με στόχο να αυξήσουν της αξιοπιστία των συστημάτων κατά τη μετάδοση πληροφορίας. Οι LDPC (Low-Density-Parity-Check codes) κώδικες είναι μία κατηγορία κωδίκων που πρόσφατα άρχισαν να απασχολούν την επιστημονική κοινότητα κι αυτό γιατί διαθέτουν εξαιρετικές επιδόσεις. Οι κώδικες αυτοί είναι γραμμικοί block κώδικες με απόδοση πολύ κοντά στο όριο του Shannon. Επιπλέον, ο εύκολος παραλληλισμός της διαδικασίας αποκωδικοποίησής τους, τους καθιστά κατάλληλους για υλοποίηση σε υλικό. Στην παρούσα διπλωματική μελετήθηκαν αρχικά τα ιδιαίτερα χαρακτηριστικά και οι παράμετροι των κωδίκων αυτών. Ο στόχος ήταν να σχεδιαστεί ένας αποκωδικοποιητής που να υποστηρίζει τα χαρακτηριστικά των LDPC κωδίκων που έχουν υιοθετηθεί από το DVB-S2. Με αυτό το στόχο υλοποιήθηκε στο System Generator(εργαλείο του Xilinx) ένας ημιπαράλληλος αποκωδικοποιητής. Η ημιπαράλληλη αρχιτεκτονική επιτρέπει καταλαμβάνοντας μικρή περιοχή του υλικού να δημιουργηθεί ένας αποκωδικοποιητής που να είναι εφικτό να χρησιμοποιείται από οποιοδήποτε κώδικα με χρήση των ίδιων λειτουργικών μονάδων και διαφορετικών μονάδων ελέγχου. Στην αποκωδικοποίηση χρησιμοποιήθηκε ο Min-Sum αλγόριθμος καθώς αυτός προσφέρει χαμηλή πολυπλοκότητα χωρίς να θυσιάζει αρκετά σε επίπεδο απόδοσης. Η σωστή λειτουργία ολόκληρου του σχεδιασμού επιβεβαιώθηκε με εξομοιώσεις στη Matlab. / Modern telecommunication systems have adopted error correction codes in order tor improve the reliability during information transmission. LDPC (Low-Density-Parity-Check codes) are a special group of codes with extremely good performance. These codes are linear block codes with performance near to the theoretical Shannon limit. Furthermore, the fact that the procedure of the decoding is easily parallelism makes them suitable for implementation on hardware. At the beginning of this thesis, the special characteristics and the parameters of these codes were stated. The main aim was to design a decoder that can be used for the DVB-S2 system. So, it was designed at System Generator a semi parallel decoder. The implementation of this architecture allows every code (block size, code rate) to be decoded, using the same functional units and different control units. Moreover this implementation requires small area but it is not possible to succeed high throughput. For the decoding process, Min-Sum Algorithm has been used, as it is the less complex algorithm for hardware implementations.The design has been successfully verified with simulations using Matlab.

Η διπλωματική εργασία επικεντρώνεται στη μελέτη της κωδικοποίησης για κώδικες LDPC. Στα πλαίσιά της, θα μελετηθούν τα προβλήματα και η πολυπλοκότητα κωδικοποίησης συναρτήσει του μήκους της κωδικής λέξης. Έμφαση θα δοθεί σε εφαρμογές με μεγάλο μήκος κωδικής λέξης όπως εκείνες που χρησιμοποιούνται σε νέες τηλεπικοινωνιακές εφαρμογές, όπως δορυφορικό Digital Video Broadcast (DVB) DVB-S2, IEEE 802.3an (10GBASE-T) και IEEE 802.16(WiMAX). Σε τέτοιες εφαρμογές όπου η κωδική λέξη μπορεί να έχει μήκος αρκετά μεγαλύτερο των 1000 bits, η πολυπλοκότητα κωδικοποίησης είναι σημαντική. Αυτό συμβαίνει διότι απαιτούνται μεγάλες σε μέγεθος μνήμες για την αποθήκευση του Πίνακα Έλεγχου Ισοτιμίας (Parity-check Matrix H), πολύ μεγάλη χρονική επεξεργαστική πολυπλοκότητα O(n^2) αλλά και πολλά επεξεργαστικά στοιχεία τάξης Ο(n^2). Ο σκοπός λοιπόν είναι να μελετηθούν οι αλγόριθμοι κωδικοποίησης και να μελετηθεί πώς μπορεί να αξιοποιηθεί η αραιότητα του Πίνακα Έλεγχου Ισοτιμίας έτσι ώστε να επιτευχθεί κατά το δυνατόν γραμμική πολυπλοκότητα O(n) κωδικοποίησης. Στη συνέχεια, αφού αναπτυχθεί η κατάλληλη μέθοδος κωδικοποίησης, θα ακολουθήσει η μελέτη και ο σχεδιασμός μίας βέλτιστης VLSI αρχιτεκτονικής για την υλοποίηση σε υλικό του LDPC κωδικοποιητή, ώστε να ικανοποιεί και άλλα πρακτικά κριτήρια, με έμφαση στη μείωση της καθυστέρησης και της απαιτούμενης επιφάνειας. Θα αναπτυχθεί επίσης μια κατάλληλη αρχιτεκτονική για διάφορους βαθμούς παραλληλίας του κωδικοποιητή. / An LDPC code is a linear block code specified by a very sparse parity check matrix (PCM). LDPC codes are usually represented by a bi-partite graph in which a variable node corresponds to a ’coded bit’ or a PCM column, and a check node corresponds to a parity check equation or a PCM row. There is an edge between each pair of nodes if there is a ’one’ in the corresponding PCM entry. In a general analysis an (n, k) LDPC code has k information bits and n coded bits with code rate r = k/n. An important issue in the implementation of LDPC-code based forward error correction systems is the encoding of LDPC codes. Generally, LDPC codes cannot have the simple encoding structures based on of shift registers as in the case of convolutional, turbo codes, or cyclic block codes. However, general LDPC codes do not fall in this category. Except QC-cyclic LDPC codes, most efficient LDPC codes, especially irregular LDPC codes are hard to encode with the idea of shift registers. A straightforward way is to derive a systematic generator matrix from a PCM, and then to encode LDPC code systematically with the generator matrix. This can work for every LDPC code in theory, but practically it is a very bad idea because it has high complexity, as the generator matrix derived from parity-check matrix is not sparse contrasted to the PCM. Generator matrix can be very dense matrix. The objective is to utilize the sparseness to achieve LDPC encoding in linear time. This Master’s thesis presents a flexible encoder architecture using QC-cyclic LDPC codes and efficient two-step encoding algorithm in order to achieve linear time encoding. The particular approach considers several VLSI design issues of LDPC encoder. In particular efficient approaches are presented for reducing memory requirements, for reducing hardware complexity, and increasing the speed and throughput of LDPC encoding. The proposed structure is also generic and scalable, supporting multiple configurations, in terms of bits per symbol and code rate. A generic scalable processing unit is also presented. It supports LDPC codes that define parity check matrix as a combination of identity matrix, shifted identity matrix and all-zero matrix (QC-cyclic LDPC codes). The particular LDPC encoder architecture is synthesized and experimental results are reported.

Η διόρθωση λαθών με κώδικες LDPC είναι μεγάλου ενδιαφέροντος σε σημαντικές νέες τηλεπικοινωνιακές εφαρμογές, όπως δορυφορικό Digital Video Broadcast (DVB) DVB-S2, IEEE 802.3an (10GBASE-T) και IEEE 802.16 (WiMAX). Οι κώδικες LDPC ανήκουν στην κατηγορία των γραμμικών μπλοκ κωδικών. Πρόκειται για κώδικες ελέγχου και διόρθωσης σφαλμάτων μετάδοσης, με κυριότερο χαρακτηριστικό τους τον χαμηλής πυκνότητας πίνακα ελέγχου ισοτιμίας (Low Density Parity Check), από τον οποίο και πήραν το όνομά τους. Η αποκωδικοποίηση γίνεται μέσω μιας επαναληπτικής διαδικασίας ανταλλαγής πληροφορίας μεταξύ δύο τύπων επεξεργαστικών μονάδων. Η υλοποίηση σε υλικό των LDPC αποκωδικοποιητών αποτελεί ένα ραγδαία εξελισσόμενο πεδίο για τη σύγχρονη επιστημονική έρευνα. Σκοπός της παρούσας διπλωματικής εργασίας υπήρξε ο σχεδιασμός, η υλοποίηση και η βελτιστοποίηση αρχιτεκτονικών αποκωδικοποιητών VLSI για κώδικες LDPC. Έχουν αναπτυχθεί διάφοροι αλγόριθμοι αποκωδικοποίησης, οι οποίοι είναι επαναληπτικοί. Μελετήθηκαν αρχιτεκτονικές βασισμένες σε δύο αλγόριθμους, τον log Sum-Product και τον Min-Sum. Ο πρώτος είναι θεωρητικά βέλτιστος, αλλά ο Min-Sum είναι αρκετά απλούστερος και έχει μεγαλύτερο πρακτικό ενδιαφέρον στα πλαίσια μιας ρεαλιστικής εφαρμογής. Συγκεκριμένα, αναπτύχθηκαν δύο αλγόριθμοι αποκωδικοποίησης, οι οποίοι χρησιμοποιούν ως δομικά στοιχεία, τους δύο προαναφερθέντες αλγορίθμους και τη φιλοσοφία του layered decoding. Η μελέτη μας επικεντρώθηκε σε κώδικες, η δομή των πινάκων ελέγχου ισοτιμίας των οποίων, προσφέρεται για υλοποίηση. Για αυτό το λόγο, χρησιμοποιήσαμε κώδικες του προτύπου WiMax 802.16e. Η συνεισφορά της παρούσας εργασίας έγκειται στο σχεδιασμό και την υλοποίηση αποδοτικών αρχιτεκτονικών σε επίπεδο επιφάνειας και ταχύτητας αποκωδικοποίησης (Mbps), καθώς και η διερεύνηση του σχετικού σχεδιαστικού χώρου, χρησιμοποιώντας ως σχεδιαστικές παραμέτρους, τον αλγόριθμο αποκωδικοποίησης, τη χρονοδρομολόγηση των πράξεων, το βαθμό παραλληλίας της αρχιτεκτονικής, το βάθος του pipelining και την αριθμητική αναπαράσταση των δεδομένων. Επιπλέον, είναι σημαντικό να αναφέρουμε πως, στα πλαίσια της σχεδίασης του LDPC αποκωδικοποιητή και με τη βοήθεια του εργαλείου Matlab, αναπτύχθηκαν παραμετρικά scripts για την παραγωγή του VHDL κώδικα. Οι δύο βασικές παράμετροι που χρησιμοποιήθηκαν ήταν το πλήθος των επεξεργαστικών μονάδων και το μήκος λέξης των δεδομένων. Τα scripts αυτά αποτέλεσαν ένα πολύ χρήσιμο εργαλείο κατά τη διαδικασία ανάπτυξης και βελτιστοποίησης της αρχιτεκτονικής, δίνοντας μας τη δυνατότητα να παράγουμε με αυτοματοποιημένο και γρήγορο τρόπο τον VHDL κώδικα, για τις επιμέρους μονάδες του αποκωδικοποιητή. Η υλοποίηση ενός μοντέλου αποκωδικοποιητή σε υλικό, μας δίνει τη δυνατότητα να διεξάγουμε ταχύτατες εξομοιώσεις, σε σχέση με αντίστοιχες υλοποιήσεις σε λογισμικό (π.χ. σε Matlab περιβάλλον). Διαθέτουμε, έτσι, ένα ισχυρό εργαλείο για τη μελέτη της επίδοσης διαφόρων ρεαλιστικών υλοποιήσεων αποκωδικοποιητών. Κατά τη διάρκεια της υλοποίησης, αξιοποιήθηκε αναπτυξιακό σύστημα βασισμένο σε virtex-4 fpga. / LDPC (low-density parity-check) codes are widely applied for error correction, in the development of highly efficient modern digital communication systems, as satellite Digital Video Broadcast (DVB) DVB-S2, IEEE 802.3an (10GBASE-T) and IEEE 802.16 (WiMax). LDPC codes are linear block codes, characterized by a sparse parity-check matrix. They are error detection and correction codes. The most typical decoding procedure is the message passing algorithm that implements the iterative exchange of node-generated messages between two types of processing units, called check and variable nodes. Hardware implementation of an LDPC decoder is a fast growing field for contemporary scientific research. This work presents the results of the design, implementation and optimization of a VLSI decoder for LDPC codes. Several iterative decoding algorithms have been developed. At this work we present architectures based on the log Sum-Product (Log-SP) and Min-Sum algorithm. Log-SP is theoretically optimal; however Min-Sum is substantially simpler and reduces the hardware complexity. Two alternative decoding algorithms have been developed, that use these two algorithms for the check-node LLR update, and the philosophy of layered decoding for the exchange of messages. Our study focused on WiMax 801.16e LDPC codes, whose form, based on permuted identity matrices, is suitable for a hardware realization. The contribution of this work lays within the design and implementation of area and decoding throughput efficient architectures, as well a detailed investigation of design space, using decoding algorithm, message exchange scheduling, pipelining and quantization schemes as design parameters. Furthermore, important to mention is, -the development of parametric Matlab scripts, in order to achieve easy and automated structural VHDL code production. The two key parameters are the number of the processing units and the data length. A hardware realization of a LDPC decoder, gives us a simulation tool that is much faster than corresponding software implementations (for example, a matlab implementation). During the implementation procedure, development board based in virtex-4 fpga has been used.

Σε αυτήν την διπλωματική εργασία ασχοληθήκαμε με την υλοποίηση των κριτηρίων έγκυρου τερματισμού του Turbo αποκωδικοποιητή σε συσκευή FPGA. Στο πρώτο κεφάλαιο παρουσιάζουμε το θεωρητικό υπόβαθρο που περιλαμβάνει βασικές έννοιες των ψηφιακών επικοινωνιών και την μαθηματική υποστήριξη του turbo κώδικα. Στο δεύτερο κεφάλαιο παρουσιάζονται τα αποτελέσματα της εξομοίωσης του κώδικα. Στο τρίτο κεφάλαιο παρουσιάζεται αρχιτεκτονική του κυκλώματος που υλοποιεί τον turbo κώδικα τόσο από την πλευρά του κωδικοποιητή όσο και από την πλευρά του αποκωδικοποιητή. Εν συνεχεία, στο κεφάλαιο 4 παρουσιάζεται το προτεινόμενο κριτήριο τερματισμού μαζί με την δική του υλοποίηση καθώς και την υλοποίηση τριών άλλων κριτηρίων. Στο τέλος παρουσιάζουμε τα συμπερασματά μας και τις μετρήσεις μας. / In this thesis we studied the implementation of the termination criteria of the turbo decoder as well as its implementation on the hardware. In the first chapter an introduction to fundamental concepts of digital communication as well as their mathimatical expression. In the second chapter the results of the simulation of the code are presented. In the third chapter the architecture of the turbo encoder and decoder are presented. In the fourth chapter a new termination criterion is presented with the implementation of tree other criteria. Finally we present our conclusions and our measurements.

Σήμερα οι απαιτήσεις τόσο σε όγκο πληροφορίας προς μετάδοση όσο και της αξιόπιστης μετάδοσης και προστασίας της πληροφορίας είναι ιδιαίτερα υψηλές. Καθοριστικό ρόλο σε αυτό παίζει το αντικείμενο της Αναγνώρισης και Διόρθωσης Λαθών με τους κώδικες διόρθωσης λαθών που βρίσκονται σε κάθε πλευρά της καθημερινής και όχι μόνο ζωής οι οποίοι προστατεύουν από την αλλοίωση των δεδομένων και χρησιμοποιούνται για παράδειγμα σε συσκευές αποθήκευσης, κινητή τηλεφωνία, ασύρματα δίκτυα και επεκτείνονται μέχρι και στην δορυφορική επικοινωνία. Οι κώδικες LDPC είναι μια τέτοια κατηγορία κωδίκων με ποικίλες εφαρμογές και συγκαταλέγονται ανάμεσα στους καλύτερους του πεδίου της Αναγνώρισης και Διόρθωσης Λαθών. Όμως για να προστατευθεί το αναλλοίωτο της πληροφορίας είναι απαραίτητη η αξιόπιστη και επιτυχής αποκωδικοποίηση μετά τη λήψη των δεδομένων. Το πρόβλημα στην επαναληπτική αποκωδικοποίηση κωδίκων LDPC εμφανίζεται όταν έχουμε κύκλους στον πίνακα ελέγχου ισοτιμίας και στο γράφημα Tanner και εμφανίζονται κάποιες δομές που ονομάζονται trapping sets, οι οποίες οδηγούν σε διαφορετική από την αναμενόμενη συμπεριφορά της καμπύλης που δίνει το ρυθμό σφάλματος ανά bit. Σε αυτές τις περιπτώσεις η καμπύλη εμφανίζει από ένα σημείο και μετά διαφορετική κλίση από την αναμενόμενη και επηρεάζεται το κατώτατο σφάλμα το οποίο τώρα είναι υψηλότερο. Η μέθοδος που ακολουθήθηκε στη παρούσα εργασία ήταν για την μελέτη των χαρακτηριστικών κωδίκων μέσω της καταμέτρησης των trapping sets. / Today our requirements for reliable transmission of huge amounts of information are very high. The objective of Error Identification and Correction plays an important role in this effort with the use of error correction codes which are present in every aspect of everyday life and beyond for keeping information unchanged. Such examples of their use are storage devices, mobile communication, wireless networks and even satellite communication. LDPC codes are such a category of error correction codes, have many applications and constitute of some of the greatest codes of the field of Error Identification and Correction. But in order to achieve unchanged information after transmission, it is essential that decoding problems which appear must be resolved. The problem with iterative decoding of LDPC codes appears when cycles exist inside the parity check matrix and the Tanner graph and as a result some other structures appear, which are called trapping sets. These trapping sets are responsible for the deviation of the bearing of the graph of bit error rate and error floor. In these cases the graph has a suddenly change in gradient. So the error floor is much higher now. The method used here was the study of characteristics of some codes from counting the trapping sets.

Σε διαγράμματα BER, με τα οποία αξιολογείται ένα σύστημα αποκωδικοποίησης, και σε χαμηλά επίπεδα θορύβου, παρατηρείται πολλές φορές η περιοχή Error Floor, όπου η απόδοση του αποκωδικοποιητή δε βελτιώνεται πλέον, καθώς μειώνεται ο θόρυβος. Με πραγματοποίηση εξομοίωσης σε software, το Error Floor συνήθως δεν είναι ορατό, κι έτσι κύριο ζητούμενο είναι η πρόβλεψη της συμπεριφοράς του αποκωδικοποιητή, αλλά και γενικότερα η βελτιστοποίηση της απόδοσής του σε αυτήν την περιοχή. Στην παρούσα διπλωματική εργασία μελετάται η ανεπιτυχής αποκωδικοποίηση ορισμένων κωδικών λέξεων καθώς και ο μηχανισμός ενεργοποίησης των Trapping Sets, δηλαδή δομών, οι οποίες φαίνεται να είναι το κύριο αίτιο εμφάνισης του Error Floor. Xρησιμοποιείται το AWGN μοντέλο καναλιού και κώδικας με αραιό πίνακα ελέγχου ισοτιμίας (LDPC), ενώ οι εξομοιώσεις επαναληπτικών αποκωδικοποιήσεων πραγματοποιούνται σε επίπεδα (Layers), με αλγορίθμους ανταλλαγής μηνυμάτων (Message Passing). Αναλύονται προτεινόμενοι τροποποιημένοι αλγόριθμοι και μελετώνται οι επιπτώσεις του κβαντισμού των δεδομένων. Τέλος, προσδιορίζεται η επίδραση του θορύβου στην αποκωδικοποίηση και αναπτύσσεται ένα ημιαναλυτικό μοντέλο υπολογισμού της πιθανότητας ενεργοποίησης ενός Trapping Set και της πιθανότητας εμφάνισης σφάλματος κατά τη μετάδοση. / In BER plots, which are used in order to evaluate a decoding system, and at low-noise level, the Error Floor region is sometimes observed, where the decoder performance is no longer improved, as noise is reduced. When a simulation is executed using software, the Error Floor region is usually not visible, so the main goal is the prediction of the decoder's behavior, as well as the improvement in general of its performance in that particular region. In this thesis, we study the conditions which result in a decoding failure for specific codewords and a Trapping Set activation. Trapping Sets are structures in a code, which seem to be the main cause of the Error Floor presence in BER plots. For the purpose of our study, we use the AWGN channel model and a linear block code with low density parity check matrix (LDPC), while iterative decoding simulations are executed by splitting the parity check matrix into layers (Layered Decoding) and by using Message Passing algorithms. We propose and analyze three new modified algorithms and we study the effects caused by data quantization. Finally, we determine the noise effects on the decoding procedure and we develop a semi-analytical model used for calculating the probability of a Trapping Set activation and for calculating the error probability during transmission.

Στα πλαίσια αυτής της διπλωματικής εργασίας μελετήσαμε μεθόδους κωδικοποίησης με χρήση πινάκων ισοτιμίας μεγάλων διαστάσεων που έχουν χρησιμοποιηθεί και εφαρμοσθεί μέχρι τώρα σε προηγούμενες μελέτες. Επιλέξαμε τη σχεδίαση ενός αποκωδικοποιητή, που στηρίζεται στο WiMAX – 802.16e ΙΕΕΕ πρότυπο μετάδοσης και συγκεκριμένα με χρήση πομπού και δέκτη με περισσότερες από μία κεραίες. Παρουσιάζουμε, λοιπόν τη θεωρία που συσχετίζεται με το θέμα αυτό τόσο από την πλευρά της κωδικοποίησης όσο κι από την πλευρά της ασύρματης ΜΙΜΟ μετάδοσης και το πρότυπο WiMAX. Αναλύουμε κάθε τμήμα του συστήματός που προσομοιώνουμε και παραθέτουμε τα αποτελέσματα της προσομοίωσης. / -

Ένα από τα βασικότερα τμήματα ενός συστήματος ψηφιακής μετάδοσης είναι η κωδικοποίηση καναλιού, η οποία στόχο έχει την ανίχνευση και διόρθωση των λαθών που εισάγονται στην πληροφορία μέσα στο κανάλι. Οι Bose, Chaudhuri και Hocquenghem (BCH) κώδικες είναι μία μεγάλη ομάδα ισχυρών κυκλικών κωδίκων διόρθωσης τυχαίων λαθών. Οι BCH κώδικες περιγράφονται με χρήση αλγεβρικών δομών που λέγονται πεπερασμένα πεδία. Για την κατανόηση των λειτουργιών κωδικοποίησης και αποκωδικοποίησης απαιτείται η προσεκτική μελέτη της άλγεβρας πεπερασμένων πεδίων και της αριθμητικής της. Οι BCH κώδικες χρησιμοποιούνται στο δορυφορικό πρότυπο DVB-S2, σε συνδυασμό με LDPC κώδικες. Στην παρούσα εργασία πραγματοποιήθηκε σχεδίαση και υλοποίηση κωδικοποιητών και αποκωδικοποιητών για κώδικες BCH(15,5,3) και BCH(16200,16008,12). Ο δεύτερος αποκωδικοποιητής σχεδιάστηκε με βάση της προδιαγραφές που θέτει το DVB-S2, και καλύπτει μία από τις περιπτώσεις κωδικοποίησης του συστήματος. Τέλος, αποδεικνύεται ότι με ελάχιστες μετατροπές ο ίδιος αποκωδικοποιητής μπορεί να καλύψει όλες τις περιπτώσεις διόρθωσης 12 λαθών ενός DVB-S2 συστήματος. / Channel coding is one of the most important parts of a digital transmission system, and it aims at the detection and correction of errors that might have occurred in a noisy channel. Bose, Chaudhuri and Hocquenghem (BCH) codes form a large class of powerful random error-correcting cyclic codes. BCH codes operate over algebraic structures called finite fields. Understanding the processes of encoding and decoding requires a careful study of finite field algebra and the associated arithmetic. DVB-S2 is a specification for satellite broadcasting that deploys BCH codes combined with LDPC codes. This thesis sets out to account for the design and implementation of encoders and decoders for the BCH(15,5,3) and BCH(16200,16008,12) codes. The BCH(16200,16008,12) encoder/decoder was designed according to the DVB-S2 standard. Proof is provided that the same encoder/decoder, with only some minor changes, can be used for all the 12 error-correcting codes used in DVB-S2.

Στη σημερινή κοινωνία της πληροφορίας, το Διαδίκτυο αποτελεί ένα πολύτιμο εργαλείο ανταλλαγής ιδεών και πληροφοριών. Η εύκολη και αποτελεσματική πρόσβαση στο Διαδίκτυο για όλους τους ανθρώπους, ανεξάρτητα από τις φυσικές ή νοητικές τους ικανότητες, αποτελεί επιτακτική ανάγκη τόσο για ηθικούς όσο και για οικονομικούς λόγους. Στόχος της συγκεκριμένης διπλωματικής εργασίας είναι η παρουσίαση των μιας εφαρμογής που αποσκοπεί: α) στην ευαισθητοποίηση των σχεδιαστών δικτυακών τόπων σε θέματα προσβασιμότητας και β) στη μεταλαμπάδευση των βασικών κανόνων και πρακτικών που απαιτούνται για την υλοποίηση προσβάσιμων δικτυακών τόπων. Η βασική ιδέα της εργασίας είναι η δημιουργία ενός ελεύθερα διατιθέμενου Διαδικτυακού εργαλείου το οποίο να αναδεικνύει μέσω αντιπροσωπευτικών παραδειγμάτων τα προβλήματα που προκύπτουν από την έλλειψη προσβασιμότητας και να επιτρέπει την εκμάθηση των βασικών σχεδιαστικών κανόνων προσβασιμότητας. Το εργαλείο αυτό απευθύνεται τόσο στους ανθρώπους που αναπτύσσουν σήμερα ιστοτόπους όσο και σε φοιτητές και καθηγητές που διαμορφώνουν σε κάποιο βαθμό τη συνείδηση και τις πρακτικές των μελλοντικών σχεδιαστών. Στα πλαίσια της σχεδίασης του εν λόγω εργαλείου έγινε αρχικά μια εκτενής μελέτη στην οποία διερευνήθηκε η προσβασιμότητα 50 ελληνικών δικτυακών τόπων. Από τη μελέτη αυτή προέκυψαν αντιπροσωπευτικά παραδείγματα παραβίασης των κανόνων προσβασιμότητας, τα οποία αποτελούν το βασικό περιεχόμενο της εφαρμογής. Παράλληλα η διπλωματική εργασία περιγράφει βασικές έννοιες που σχετίζονται με την διαδικτυακή προσβασιμότητα, όπως τις κατηγορίες ανθρώπων που αφορά κυρίως, τις βοηθητικές τεχνολογίες που χρησιμοποιούν, καθώς και τις μεθοδολογίες που χρησιμοποιούνται για την αξιολόγηση της προσβασιμότητας δικτυακών τόπων. / Ιn today’s information society the Web has become an invaluable way to access information and exchange ideas. Providing easy and effective access to the Web for all people, despite their different physical and cognitive abilities, is an essential aspect for both moral and financial reasons. The goal of this thesis is to present an application that aims to: a) increase awareness of web designers on the subject of accessibility and b) disseminate and teach Web accessibility guidelines and good design practices. The thesis describes the design steps followed to produce a freely-distributed web-based application that adopts an example-based learning approach. The tool exposes people to the accessibility impasses that arise when certain, established guidelines are violated and supports its users to learn existing accessibility guidelines and good design practices. The tool is addressed to Web practitioners, teachers and last but not least students who currently shape their future Web development practices. The examples used in the tool were derived from an in-depth, web accessibility evaluation study of 50 Greek websites. The thesis also provides introductory information to the subject of web accessibility, such as people mainly affected by inaccessible websites, assistive technologies and accessibility evaluation methods and tools.

Η εργασία αφορά ένα ειδικό είδος κωδικοποίησης εντοπισμού και διόρθωσης λαθών, την κωδικοποίση Reed-Solomon. Οι κώδικες αυτού του είδους χρησιμοποιούνται σε τηλεπικοινωνιακές εφαρμογές (ενσύρματη τηλεφωνία, ψηφιακή τηλεόραση, ευρυζωνικές ασύρματες επικοινωνίες) και σε συστήματα ψηφιακής αποθήκευσης (οπτικοί, μαγνητικοί δίσκοι). Η κωδικοποίηση Reed-Solomon βασίζεται σε μία ειδική κατηγορία αριθμητικών πεδίων τα πεδία Galois (Galois Field). Στα πλαίσια της εργασίας πραγματοποιήθηκε μελέτη των ιδιοτήτων των πεδίων Galois. και σχεδιάστηκε κωδικοποιητής-αποκωδικοποιητής για κώδικες Reed Solomon. Η σχεδίαση υλοποιήθηκε σε υλικό (hardware) σε γλώσσα Verilog HDL. Η σύνθεση των κυκλωμάτων πραγματοποιήθηκε με τεχνολογία Πεδίων Προγραμματιζόμενων Πινάκων Πυλών (τεχνολογία FPGA) και τεχνολογία Ολοκληρωμένων Κυκλωμάτων Ειδικού Σκοπού (τεχνολογία ASIC). Ακολουθήθηκε η μεθοδολογία σχεδιασμού Μονάδων Διανοητικής Ιδιοκτησίας για ολοκληρωμένα κυκλώματα (IP core), σύμφωνα με την οποία η σχεδίαση είναι ανεξάρτητη της πλατφόμας υλοποίησης και μπορεί να υλοποιηθεί με καθόλου ή ελάχιστες αλλαγές σε διαφορετικές τεχνολογίες. Η έννοια των IP core βρίσκει ιδιαίτερη εφαρμογή σε Συστήματα σε Ολοκληρωμένα Κυκλώματα (System on Chip). / The present work is about a specific group of error detection and correction codes, the Reed-Solomon codes. Such codes are used in telecommunications applications (wire telephony, digital television, broadband wireless communications) and digital storage systems (optical, magnetic disks). The Reed Solomon codes are based on a specific category of numerical fields, called Galois Fields. The Work consists of the study of the properties of Galois fields and of the design of an codec for Reed Solomon codes. The design was implemented in hardware with the use of Verilog HDL language. The synthesis of the circuit targets Field programmable Gate Array (FPGA) and Applications Specific Integrated Circuit (ASIC) technologies. The design methodology for Intellectual Property Units for integrated circuits (IP cores) was used. According to that methodology the design is platform independent and consequently the implementation can be achieved with minimal or no changes in different technologies. The IP cores model is widely applied in Systems on Integrated Circuits (System on Chips).