Le travail de thèse a consisté, en priorité, à s’approprier les technologies d’intégration verticale en usage dans l’industrie pour réaliser des mémoires à plusieurs étages, et à en évaluer l’apport pour les capteurs à pixel CMOS (CPS). Cette approche s’appuie sur la capacité de l’industrie à interconnecter des puces amincies empilées les unes sur les autres. Elle ouvre la perspective d’associer plusieurs microcircuits superposés à un même pixel, en dépits de sa taille réduite. L’interconnexion est donc réalisée au niveau du pixel. Ce saut technologique permet de lever la majorité des obstacles à l’obtention de performances optimales des CPS. On peut en particulier combiner des puces réalisées dans des technologies CMOS très différentes, chacune optimale pour une fonctionnalité précise. La collection des charges du signal peut ainsi être réalisée dans une couche dédiée, les microcircuits de conditionnement analogique des signaux peuvent être concentrés dans une autre couche, une troisième couche pouvant héberger les parties numériques assurant la compression puis la transmission des signaux, etc. Ce progrès se traduit notamment par la possibilité de combiner haute résolution spatiale et lecture rapide, avec une amélioration probable de la tolérance aux rayonnements intenses.On s’affranchit de cette manière des limitations provenant des paramètres de fabrication des fondeurs, qui ne permettent pas à l’heure actuelle, de pleinement exploiter le potentiel des CPS à l’aide d’une technologie CMOS unique. / The thesis has been a priority as taking ownership of vertical integration technologies used in the industry to realize a multistage development, and to evaluate the contributions on CMOS pixel sensors (CPS). 3D integration technologies (3DIT) provide a way to mitigate this hampering correlation between speed and resolution, since they allow to staple layers of readout circuitry on top of the sensing layer, which results in a drastic increase of the functionalities located in (the shadow of) each pixel. A multi-layer structure allows for a higher spatial resolution because more and more transistors may be integrated vertically in a relatively small pixel. Moreover, bringing the components of the sensor closer to each other translates in a faster readout, owing to the reduction in the average length of the inner connecting wires. Vertical integration also opens up the possibility of combining different technologies best suited to each of the sensor main functionalities (signal sensing, analog and digital signal processing and transmission). It overcomes the limitations in this way from the foundry manufacturing parameters, which do not allow to fully exploit the potential ofCPS with a single CMOS technology. 3D-CPS are thus expected to overcome most of the limitations of standard 2DCPS, and are therefore suspected to over new perspectives for the innermost layer of the ILC vertex detector.

A novel CVD copper process is described using two new copper CVD precursors, KI3 and KI5, for the fabrication of IC or TSV (Through Silicon Via) copper interconnects. The highly conformal CVD copper can provide seed layers for subsequent copper electroplating or can be used to directly fabricate the interconnect in one step. These new precursors are thermally stable yet chemically reactive under CVD conditions, growing copper films of exceptionally high purity at high growth rates. Their thermal stability can allow for elevated evaporation temperatures to generate the high precursor vapor pressures needed for deep penetration into high aspect ratio TSV vias. Using formic acid vapor as a reducing gas with KI5, copper films of > 99.99 atomic % purity were grown at 250°C on titanium nitride at a growth rate of > 1500 Å/min. Using tantalum nitride coated TSV type wafers, ~ 1700 Å of highly conformal copper was grown at 225°C into 32 μm × 5 μm trenches with good adhesion. With ruthenium barriers we were able to grow copper at 125°C at a rate of 20 Å/min to give a continuous ~ 300 Å copper film. In this respect, rapid low temperature CVD copper growth offers an alternative to the long cycle times associated with copper ALD which can contribute to copper agglomeration occurring. © 2008 Elsevier B.V.

Three-dimensional (3D) integration of micro- and nano-electromechanical systems (MEMS/NEMS) with integrated circuits (ICs) is an emerging technology that offers great advantages over conventional state-of-the-art microelectronics. MEMS and NEMS are most commonly employed as sensor and actuator components that enable a vast array of functionalities typically not attainable by conventional ICs. 3D integration of NEMS and ICs also contributes to more compact device footprints, improves device performance, and lowers the power consumption. Therefore, 3D integration of NEMS and ICs has been proposed as a promising solution to the end of Moore’s law, i.e. the slowing advancement of complementary metal-oxide-semiconductor (CMOS) technology.In this Ph.D. thesis, I propose a comprehensive fabrication methodology for heterogeneous 3D integration of NEM devices directly on top of CMOS circuits. In heterogeneous integration, the NEMS and CMOS components are fully or partially fabricated on separate substrates and subsequently merged into one. This enables process flexibility for the NEMS components while maintaining full compatibility with standard CMOS fabrication. The first part of this thesis presents an adhesive wafer bonding method using ultra-thin intermediate bonding layers which is utilized for merging the NEMS components with the CMOS substrate. In the second part, a novel NEM switch concept is introduced and the performance of CMOS-integrated NEM switch circuits for logic and computation applications is discussed. The third part examines two different packaging approaches for integrated MEMS and NEMS devices with either hermetic vacuum cavities or low-cost glass lids for optical applications. Finally, a novel fabrication approach for through silicon vias (TSVs) by magnetic assembly is presented, which is used to establish an electrical connection from the packaged devices to the outside world. / Tredimensionell (3D) integration av mikro- och nano-elektromekaniska system (MEMS/NEMS) med integrerade kretsar (ICs) är en ny teknik som erbjuder stora fördelar jämfört med konventionell mikroelektronik. MEMS och NEMS används oftast som sensorer och aktuatorer då de möjliggör många funktioner som inte kan uppnås med vanliga ICs.3D-integration av NEMS och ICs bidrar även till mindre dimensioner, ökade prestanda och mindre energiförbrukning av elektriska komponenter. Den nuvarande tekniken för complementary metal-oxide-semicondictor (CMOS) närmar sig de fundamentala gränserna vilket drastiskt begränsar utvecklingsmöjligheten för mikroelektronik och medför slutet på Moores lag. Därför har 3D-integration identifierats som en lovande teknik för att kunna driva vidare utvecklingen för framtidens elektriska komponenter.I denna avhandling framläggs en omfattande fabrikationsmetodik för heterogen 3D-integration av NEMS ovanpå CMOS-kretsar. Heterogen integration betyder att både NEMS- och CMOS-komponenter byggs på separata substrat för att sedan förenas på ett enda substrat. Denna teknik tillåter full processfrihet för tillverkning av NEMS-komponenter och garanterar kompatibilitet med standardiserade CMOS-fabrikationsprocesser.I den första delen av avhandlingen beskrivs en metod för att sammanfoga två halvledarskivor med en extremt tunn adhesiv polymer. Denna metod demonstreras för 3D-integration av NEMS- och CMOS-komponenter. Den andra delen introducerar ett nytt koncept för NEM-switchar och dess användning i NEM-switch-baserade mikrodatorchip. Den tredje delen presenterar två olika inkapslingsmetoder för MEMS och NEMS. Den ena metoden fokuserar på hermetisk vakuuminkapsling medan den andra metoden beskriver en lågkostnadsstrategi för inkapsling av optiska komponenter. Slutligen i den fjärde delen presenteras en ny fabrikationsteknik för så kallade ”through silicon vias” (TSVs) baserad på magnetisk självmontering av nickeltråd på mikrometerskala. / <p>20170519</p>

Die Arbeit behandelt die zerstörungsfreie Eigenspannungsbestimmung in Silizium von 3D-integrierten Mikrosystemen am Beispiel Wolfram gefüllter TSVs. Dafür wurden die Verfahren der röntgenographischen Spannungsanalyse und der Raman-Spektroskopie genutzt. Interpretiert und verglichen wurden die Ergebnisse mit FE-Simulationen. Als Proben standen Querschliffe eines Doppelchip-Systems zur Verfügung, in denen der obere Chip Wolfram-TSVs enthielt. Beide Chips wurden mit dem Kupfer-Zinn-SLID-Verfahren gebondet. In Experimenten und Simulation konnte der Einfluss von Wolfram-TSVs auf die Netzebenendehnung im Silizium nachgewiesen werden. Die FE-Simulationen zeigen im Silizium Spannungen zwischen -20 und 150 MPa, wenn intrinsische Schichteigenspannungen des Wolframs vernachlässigt werden. Direkt am TSV entwickeln sich Spannungsgradienten von einigen 10 MPa pro Mikrometer. Für die röntgenographische Spannungsanalyse wurden Röntgenbeugungsmessungen am PETRA III-Ring des DESY durchgeführt. Dafür wurde der 2-Theta-Raum in Linienscans untersucht und Beugungsdiagramme aufgenommen. Die ermittelten Dehnungen liegen im Bereich von einigen 10E-5, was uniaxialen Spannungen zwischen 5 und 10MPa entspricht. Im Fall kleiner Gradienten werden die Verläufe der FE-Simulation zufriedenstellend bestätigt. Starke Spannungsgradienten, die sich in wenigen Mikrometern Abstand um das TSV entwickeln, konnten über eine Profilanalyse des Beugungspeaks bestimmt werden. Aus den Ergebnissen lässt sich schließen, dass lateral eng begrenzte Spannungsgradienten von 170 MPa pro µm in TSV-Nähe existieren. Verglichen wurden diese Ergebnisse mit Hilfe der Raman-Spektroskopie. Sowohl die Ergebnisse der Röntgenographischen Spannungsanalyse als auch die der Raman-Spektroskopie lassen darauf schließen, dass die Spannungsgradienten im Silizium in unmittelbarer Nähe zum TSV höher sind als von der FE-Simulation vorhergesagt. Des Weiteren wurde in der Arbeit eine universelle Röntgenbeugung- und Durchstrahlungssimulation XSIM entwickelt, die das Ray-Tracing-Modell nutzt und neben kinematischer und dynamischer Beugung auch optional Rayleigh- und Compton-Streuung berücksichtigt. / This thesis covers the non-destructive determination of residual stress inside Silicon of 3D-integrated micro systems using the example of Tungsten-filled TSVs by X-ray stress analysis and Raman spectroscopy. The results were interpreted and compared by FE-simulations. Double-die systems with Tungsten-TSVs at the top-die were prepared as cross-sections and used as specimens. Both dies were bonded by a Copper-Tin-SLID interconnect. The influence of Tungsten-TSVs on the lattice spacing in Silicon could be demonstrated by experiment as well as in FE-simulations. The FE reveals in Silicon stress between -20 and 150 MPa, if intrinsic stress of deposition inside Tungsten is neglected. The Silicon-Tungsten-interface develops stress gradients of some 10 MPa per micron. The X-ray diffraction measurements for the stress analysis were conducted at the PETRA III-Ring at DESY. The reciprocal 2-Theta-space was investigated by line scans and diffraction patterns were recorded. The registered strain is in the range of some 10E-5, what results in uniaxial stress between 5 and 10 MPa. The strain distributions at line scans of the FE were satisfyingly approved in case of small gradients. Large stress gradients were determined by a profile analysis of the diffraction peak. The investigation shows that stress gradients up to 170 MPa pro micron are present close to the TSV. The results were compared by Raman-spectroscopy. Both X-ray stress analysis and Raman-spectroscopy indicate larger stress gradients nearby the Tungsten-TSV than proposed by the FE-simulation. In addition a universal X-ray diffraction and radiography simulation named XSIM was developed within that thesis. A ray-tracing model was applied to that simulation. XSIM covers both kinematical and dynamical diffraction and optionally allows for Rayleigh and Compton scattering.