In this paper, processing effects of electroplating and post- plating annealing on via extrusion are investigated. The study is based on two TSV structures with identical geometry but different processing conditions. Via extrusion, stress and material behaviors of the TSV structures were first compared. Electron backscatter diffraction (EBSD) and time-of-flight secondary ion mass spectroscopy (TOF-SIMS) were used to characterize the microstructure of TSVs and the additives incorporated during electroplating. Based on the results, processing effects on via extrusion and its mechanism are discussed, including grain growth, local plasticity, and diffusional creep.

As the scaling of CMOS approaches fundamental limits, revolutionary technology beyond the end of CMOS roadmap is essential to continue the progress and miniaturization of integrated circuits. Recent research efforts in 3-D circuit integration explore pathways of continuing the scaling by co-designing for device, circuit, connectivity, heat and manufacturing challenges in a 3-D fabric-centric manner. SkyBridge fabric is one such approach that addresses fine-grained integration in 3-D, achieves orders of magnitude benefits over projected scaled 2-D CMOS, and provides a pathway for continuing scaling beyond 2-D CMOS. However, SkyBridge fabric utilizes only single type transistors in order to reduce manufacture complexity, which limits its circuit implementation to dynamic logic. This design choice introduces multiple challenges for SkyBridge such as high switching power consumption, susceptibility to noise, and increased complexity for clocking. In this thesis we propose a new 3-D fabric, similar in mindset to SkyBridge, but with static logic circuit implementation in order to mitigate the afore-mentioned challenges. We present an integrated framework to realize static circuits with vertical nanowires, and co-design it across all layers spanning fundamental fabric structures to large circuits. The new fabric, named as SkyBridge-CMOS, introduces new technology, structures and circuit designs to meet the additional requirements for implementing static circuits. One of the critical challenges addressed here is integrating both n-type and p-type nanowires. Molecular bonding process allows precise control between different doping regions, and novel fabric components are proposed to achieve 3-D routing between various doping regions. Core fabric components are designed, optimized and modeled with their physical level information taken into account. Based on these basic structures we design and evaluate various logic gates, arithmetic circuits and SRAM in terms of power, area footprint and delay. A comprehensive evaluation methodology spanning material/device level to circuit level is followed. Benchmarking against 16nm 2-D CMOS shows significant improvement of up to 50X in area footprint and 9.3X in total power efficiency for low power applications, and 3X in throughput for high performance applications. Also, better noise resilience and better power efficiency can be guaranteed when compared with original SkyBridge fabrics.

Since its inception as the Tungsten Workshop in 1984, AMC has served as the leading conference for the interconnect and contact metallization communities, and has remained at the leading edge of the development of tungsten, aluminum, and copper/low-K interconnects. As the semiconductor industry evolves, exciting new challenges in metallization are emerging, particularly in the areas of contacts to advanced devices, local interconnect solutions for highly-scaled devices, advanced memory device metallization, and 3D/packaging technology. While the conference content has evolved, the unique workshop environment of AMC fosters open discussion to create opportunities for cross-pollination between academia and industry. Submissions are covering materials, process, integration and reliability challenges spanning a wide range of topics in metallization for interconnect/contact applications, especially in the areas of: - Contacts to advanced devices (FinFET, Nanowire, III/V, and 2D materials) - Highly-scaled local and global interconnects - Beyond Cu interconnect - Novel metallization schemes and advanced dielectrics - Interconnect and device reliability - Advanced memory (NAND/DRAM, 3D NAND, STT and RRAM) - 3D and packaging (monolithic 3D, TSV, EMI) - Novel and emerging interconnects Executive Committee: Sang Hoon Ahn (Samsung Electronics Co., Ltd.) Paul R. Besser (Lam Research) Robert S. Blewer (Blewer Scientific Consultants, LLC) Daniel Edelstein (IBM) John Ekerdt (The University of Texas at Austin) Greg Herdt (Micron) Chris Hobbs (Sematech) Francesca Iacopi (Griffith University) Chia-Hong Jan (Intel Corporation) Rajiv Joshi (IBM) Heinrich Koerner (Infineon Technologies) Mehul Naik (Applied Materials Inc.) Fabrice Nemouchi (CEA LETI MINATEC) Takayuki Ohba (Tokyo Institute of Technology) Noel Russell (TEL Technology Center, America) Stefan E. Schulz (Chemnitz University of Technology) Yosi Shacham-Diamand (Tel-Aviv University) Roey Shaviv (Applied Materials Inc.) Zsolt Tokei (IMEC)

L’intégration hétérogène de circuits électroniques sur un interposeur silicium offre de nouvelles perspectives dans l’élaboration de systèmes complexes pour les applications nécessitant de grandes bande-passantes. L’assemblage vertical de puces à très haute densité sur cette plate-forme silicium de grande taille pose néanmoins d’importants défis technologiques. Le cœur de cette étude se concentre plus particulièrement sur les problématiques thermo-mécaniques qui affectent le processus de fabrication de l’interposeur à de multiples échelles. À l’échelle macroscopique, la courbure importante découlant des contraintes dans les couches diélectriques minces complexifie l’assemblage. La caractérisation de ces déformations par une technique de "shadow moiré" sert à définir et valider une solution de compensation de la courbure via le dépôt de diélectriques en face arrière. Une stratégie de mesure des contraintes mésoscopiques par des capteurs de contraintes en rosette est ensuite déployée. L’étude montre l’adéquation des capteurs piézorésistifs pour la mesure des interactions puces-puces dans les assemblages de circuits tridimensionnels. Enfin, les contraintes thermomécaniques microscopiques induites par les vias de cuivre traversant l’interposeur sont cartographiées à grande échelle par nano-diffraction d’un rayonnement synchrotron. Ces mesures débouchent sur l’élaboration d’un modèle numérique prédictif et l’estimation des variations de mobilité des porteurs de charge autour des vias. Les principales barrières à l’adoption de l’interposeur ont été finalement identifiées et un panel d’outils a été développé afin de garantir une faisabilité de réalisation de futurs prototypes. / The heterogeneous integration of microelectronic chips on a silicon interposer offers new perspectives in the manufacturing of complex systems for high bandwidths applications. However, the high density vertical assembly of several chips on this silicon platform has proven to be technologically challenging. This study is especially focused on the thermo-mechanical issues which affect the manufacturing of the interposer at multiple scales. At macroscopic scale, the high curvature of the die, induced by stress in thin films, has a negative impact on various assembly processes. By using a thermal shadow moiré technique, the characterization of the thermo-mechanical deformations aims to define and validate a strategy of curvature compensation through the deposition of thin dielectric layers on the back-side of the die. The integration of stress sensors to depict the mesoscopic local stress in 3D assemblies is then investigated. The study demonstrates the ability of piezoresistive based sensors to measure chip/package interactions in a typical interposer assembly flow. Eventually, the thermo-mechanical stress at microscopic scale induced by the copper through silicon vias in a silicon interposer are mapped thanks to a nanodiffraction technique using synchrotron radiation. Corresponding experimental investigations allow to validate a predictive numerical model and estimate the mobility variations of charge carriers in silicon around the vias. Eventually, the main barriers to silicon interposer adoption have been identified and several tools were developed to ensure the feasibility of future prototypes.

In this dissertation we propose several DFT techniques specific to 3D stacked IC systems. The goal has explicitly been to create techniques that integrate easily with existing IC test systems. Specifically, this means utilizing scan- and wrapper-based techniques, two foundations of the digital IC test industry. First, we describe a general test architecture for 3D ICs. In this architecture, each tier of a 3D design is wrapped in test control logic that both manages tier test pre-bond and integrates the tier into the large test architecture post-bond. We describe a new kind of boundary scan to provide the necessary test control and observation of the partial circuits, and we propose a new design methodology for test hardcore that ensures both pre-bond functionality and post-bond optimality. We present the application of these techniques to the 3D-MAPS test vehicle, which has proven their effectiveness. Second, we extend these DFT techniques to circuit-partitioned designs. We find that boundary scan design is generally sufficient, but that some 3D designs require special DFT treatment. Most importantly, we demonstrate that the functional partitioning inherent in 3D design can potentially decrease the total test cost of verifying a circuit. Third, we present a new CAD algorithm for designing 3D test wrappers. This algorithm co-designs the pre-bond and post-bond wrappers to simultaneously minimize test time and routing cost. On average, our algorithm utilizes over 90% of the wires in both the pre-bond and post-bond wrappers. Finally, we look at the 3D vias themselves to develop a low-cost, high-volume pre-bond test methodology appropriate for production-level test. We describe the shorting probes methodology, wherein large test probes are used to contact multiple small 3D vias. This technique is an all-digital test method that integrates seamlessly into existing test flows. Our experimental results demonstrate two key facts: neither the large capacitance of the probe tips nor the process variation in the 3D vias and the probe tips significantly hinders the testability of the circuits. Taken together, this body of work defines a complete test methodology for testing 3D ICs pre-bond, eliminating one of the key hurdles to the commercialization of 3D technology.

Large on-chip bandwidths required for high performance electronic chips will render optical components essential parts of future on-chip interconnects. Silicon photonics enables highly integrated photonic integrated circuit (PIC) using CMOS compatible process. In order to maximize the bandwidth density and design flexibility of PICs, vertical integration of electronic layers and photonics layers is strongly preferred. Comparing deposited silicon, single crystalline silicon offers low material absorption loss and high carrier mobility, which are ideal for multi-layer silicon PIC. Three different methods to build multi-layer silicon PICs based on single crystalline silicon are demonstrated in this dissertation, including double-bonded silicon-on-insulator (SOI) wafers, transfer printed silicon nanomembranes, and adhesively bonded silicon nanomembranes. 1-to-12 waveguide fanouts using multimode interference (MMI) couplers were designed, fabricated and characterized on both double-bonded SOI and transfer printed silicon nanomembrane, and the results show comparable performance to similar devices fabricated on SOI. However, both of these two methods have their limitations in optical interconnects applications. Large and defect-free silicon nanomembrane fabricated using adhesive bonding is identified as a promising solution to build multi-layer silicon PICs. A double-layer structure constituted of vertically integrated silicon nanomembranes was demonstrated. Subwavelength length based fiber-to-chip grating couplers were used to couple light into this new platform. Three basic building blocks of silicon photonics were designed, fabricated and characterized, including 1) inter-layer grating coupler based on subwavelength nanostructure, which has efficiency of 6.0 dB and 3 dB bandwidth of 41 nm, for light coupling between layers, 2) 1-to-32 H-tree optical distribution, which has excess loss of 2.2 dB, output uniformity of 0.72 dB and 3 dB bandwidth of 880 GHz, 3) waveguide crossing utilizing index-engineered MMI coupler, which has crossing loss of 0.019 dB, cross talk lower than -40 dB and wide transmission spectrum covering C-band and L-band. The demonstrated integration method and silicon photonic devices can be integrated into the CMOS back-end process for clock distribution and global signaling. / text

La demande d’objets connectés dans notre société est très importante, au vu du marché florissant des smartphones. Ces nouveaux objets technologiques ont pour avantage de regrouper plusieurs fonctions en un seul objet ultra compact. Cette diversité est possible grâce à l’avènement des systèmes-sur-puce (SoC, System-on-Chip) et à la miniaturisation extrême des composants. Les SoC s’intègrent dans l’approche « More than Moore » et demande une superficie importante des puces. Celle-ci peut-être réduite par l’utilisation d’une autre approche appelée « More Moore » qui fut largement utilisée ces dernières années pour miniaturiser la taille des transistors. Cependant cette approche tend vers ses limites physiques puisque la réduction drastique de la taille des MOSFETs (« Metal Oxide Semicondutor Field Effect Transistor ») ne pourra pas être poursuivie à long terme. En outre, les transistors de taille réduite présentent des effets parasites, liés aux effets de canaux courts et à une mauvaise dissipation de la chaleur dégagée lors du fonctionnement des MOSFETs miniaturisés. Les effets de canaux courts peuvent-être minimisés grâce à de nouvelles architectures, telles que l’utilisation de nanofils, qui permettent d’obtenir une grille totalement enrobante du canal. Mais le problème de la puissance de consommation reste un frein pour le passage au prochain nœud technologique et pour l’augmentation des fonctions dans les appareils nomades. En effet, la puissance de consommation des MOSFETs ne fait qu’augmenter à chaque nouvelle génération, ce qui est en partie dû à l’accroissement des pertes énergétiques induites par la puissance statique de ces transistors. Pour diminuer celle-ci, la communauté scientifique a proposée plusieurs solutions, dont une des plus prometteuses est le transistor à effet tunnel (TFET). Car ce dispositif est peu sensible aux effets de canaux courts, et il peut fonctionner à de faibles tensions de drain et avoir un inverse de pente sous le seuil inférieur à 60mV/dec. L’objectif de la thèse est donc de fabriquer et de caractériser des transistors à effet tunnel à base de nanofil unique en silicium et silicium germanium. Nous présenterons la croissance et l’intégration des nanofils p-i-n en TFET. Puis nous avons étudié l’influence de certains paramètres sur les performances de ces transistors, et en particulier, l’effet du niveau de dopage de la source et du contrôle électrostatique de la grille sera discuté. Ensuite, l’augmentation des performances des TFETs sera montrée grâce à l’utilisation de semiconducteur à petit gap. En effet, nous insérons du germanium dans la matrice de silicium pour en diminuer le gap et garder un matériau compatible avec les techniques de fabrication de l’industrie de la microélectronique. Un modèle de simulation du courant tunnel bande à bande a été réalisé, se basant sur le modèle de Klaassen. Les mesures électriques des dispositifs seront comparées aux résultats obtenus par la simulation, afin d’extraire le paramètre B de la transition tunnel pour chacun des matériaux utilisés. Enfin nous présenterons les améliorations possibles des performances par une intégration verticale des nanofils. / The connected objects demand in our society is very important , given the successfull smartphone market. These newtechnological objects have the advantage to combine several functions in one ultra compact object. This diversity is possibledue to the advent of system-on-chip (SoC) and the components scaling down. The SoCs are into the More than Mooreapproach and require a large chips area, which can be reduced by the use of "More Moore" approach which was widelyused in recent years to scale down the transistors. However, this approach tends to physical limitations since the drasticscaling down of the MOSFETs ("Metal Oxide Field Efect Transistor Semicondutor") can not be continued in the future. Inaddition, the nanoŰMOSFET have parasitic efects, related to short-channel efects and a low heating dissipation. Theshort channel efects can be minimized thanks to new architectures, such as the use of nanowires, which enable a gate allaround of the channel. But the power consumption problem still drag on the transition to the next technology node and theaddition of new functions in mobile devices. Indeed, the MOSFETŠs consumed power increases with each new generation,which is mainly due to the static power increase of these transistors. To reduce it, the scientiĄc community has proposedseveral solutions, and one of the most promising is a tunnel efect transistor (TFET). Because this device exhibit lessshort-channel efects compared to the conventional MOSFET, it can operate at low drain voltages and their subthresholdslope could be lower than 60 mV/dec. The thesis aims are to fabricate and characterize tunneling transistors based onsingle silicon nanowire and silicon germanium. We will present the growth and integration of pŰiŰn nanowires TFET. Thenwe investigated the inĆuence of some parameters on the electrical performance of these transistors, in particular, the efectof the source doping level and the electrostatic gate control will be discussed. In the next part, the increase of TFETsperformance will be shown thanks to the small band-gap semiconductor use. Indeed, we insert germanium in the silicon dieto reduce the bandgap and keep a material compatible with the CMOS manufacturing. A band to band tunneling modelwas used to calculate the device current, based on the model Klaassen. Electrical measurements will be compared to thesimulated results, in order to extract the B parameter of tunnel transition for each materials used. Finally we will presentthe possible performance improvements thanks to the vertical nanowires integration.

Ce travail de thèse vise à développer de nouvelles techniques de caractérisation pour l'intégration 3D en micro-électronique. Plus précisément, ce travail porte sur l'imagerie 3D de tels objets et la mesure des contraintes par diffraction de Bragg, réalisées sur de récentes lignes de lumière de l'ESRF (European Synchrotron Radiation Facility).L'intégration 3D a pour but de répondre aux besoins de performances de la micro-électronique, en empilant les différents éléments constituant les puces au lieu de les placer les uns à côté des autres; ceci permet de limiter la place qu'ils occupent et la longueur des connections. Pour ce faire, de nouvelles connections entre puces ont du être développées, telles que les piliers de cuivre et les pads de cuivre, utilisés dans le cas du collage hybride. Afin de maîtriser leurs procédé de fabrication, il est important de pouvoir caractériser ces objets, à la fois par des moyens d'imagerie et de mesure de la déformation dans les puces. Ces mesures doivent permettre un large champ de vue (100 µm), ainsi qu'une haute résolution (50 nm). De plus, afin de satisfaire les besoins en temps de l'industrie micro-électronique, les techniques choisies doivent être aussi rapides et automatiques que possible.Pour satisfaire ces besoins, plusieurs techniques ont été étudiés durant ces travaux de thèse.Une technique d'imagerie 3D par Slice and View, inspirée de la technique classique du FIB/SEM et implémentée dans un PFIB (Plasma Focused Ion Beam), a été développée durant ces travaux de thèse. Elle permet aujourd'hui l'acquisition de larges volumes de manière automatique. De même, le procédé d'analyse des mesures de tomographies réalisées sur la ligne de lumière ID16A de l'ESRF a été adapté, afin de limiter au maximum l'intervention humain et le temps global d'analyse.Des mesures de déformations ont également été menées à l'ESRF, sur une ligne de nano-diffraction, ID01. Ces expériences ont été réalisées sur des empilements dédiés au collage, hybride ou direct. Il a été possible de mesurer en une seule expérience les déformations présentes dans deux couches de silicium, et de réaliser des mesures textit{in situ} dans le cuivre.Dans les travaux de thèse présentés ici, nous montrons les possibilités de techniques synchrotron (imagerie et mesure de déformations) pour la caractérisation d'objets issus de l'intégration 3D. Nous montrons que certaines adaptations des techniques existante peuvent permettre des analyses routinières à haute résolution pour le milieu de la micro-électronique. / This PhD thesis aims at developing new characterization techniques for 3D integration in microelectronics. More specifically, the focus is set on recent ESRF (European Synchrotron Radiation Facility) beamlines, both for 3D imaging by tomography and for strain measurements by Bragg diffraction.3D integration aims at reducing the global microelectronics devices footprint and connections length, by stacking the dies on top of one another instead of setting them one to another. This new geometry however requires new connections, such as copper pillars (CuP) and copper pads, used in hybrid bonding. The monitoring of their fabrication process requires their imaging in three dimensions, and the measure of the strain inside them. Those measurements must be conducted on large areas (100 µm2), with high resolution (500 nm for strain and 100 nm for imaging). Moreover, given the industrial context of this study, the characterization methods must be as routine and automatic as possible.To answer those needs, several techniques have been developed in this work.Two 3D imaging techniques have been made compatible with the requirements of 3D integration characterization. A Slice and View procedure has been implemented inside a single beam PFIB, leading to large volumes 3D automated imaging. The tomography workflow accessible on the ID6A beamline of the ESRF has been adapted, in order to limit the human intervention and beam times. This leads to possible statistical measurements on this beamline.Strain measurements have been conducted on the ID01 beamline of the ESRF, on silicon and copper stacks meant for direct and hybrid bonding. They allowed for simultenous local strain measurements in two independent layers of silicon, and textit{in situ} measurements in copper.In this work, we show the possibilities of synchrotron based techniques (here, tomography and Bragg diffraction) for the chacracterization of 3D integration devices. We show that, provided some adjustments, these techniques can be used routinely for the microelectronics field.

Parmi les différentes techniques permettant d'assembler à la fois mécaniquement et électriquement les puces empilées, le collage direct de surfaces mixtes Cu-SiO2 représente l'option la plus prometteuse à ce jour. En effet, cette méthode permet d'atteindre la densité d'interconnexions de 10^6/cm² visée par l'industrie, tout en offrant une faible résistivité de contact et une excellente fiabilité. Les méthodes d’assemblages actuelles reposent sur l’utilisation d’outils de Pick&place par l’intermédiaire desquels les puces sont positionnées mécaniquement. Cette technique rencontre néanmoins de plus en plus de difficultés à concilier précision d’alignement et cadence d’assemblage. Cette thèse propose d’adresser cette problématique au travers de la mise au point d’un procédé d’auto-assemblage assisté par capillarité et collage direct. Grâce à l’utilisation des forces de capillarités, il est possible de réaliser l’alignement des puces de façon spontanée : on parle alors d’auto-assemblage. La première partie de ce manuscrit présente une analyse synthétique des méthodes d’assemblages et d’interconnexions existantes et statue sur l’état de maturité de chaque procédé. Cette partie permet par la même occasion d’introduire les mécanismes de collages SiO2-SiO2 sur lesquels repose la méthode d’assemblage développée dans ce manuscrit. Un design de puce permettant la mise en œuvre du procédé d’auto-assemblage est ensuite établit dans la seconde partie. La capacité de la puce à confiner le film de liquide apparait comme l’élément moteur du processus d’auto-alignement. Des auto-assemblages présentant des valeurs d’alignement inférieur au micromètre sont ainsi obtenus, tout en conservant un procédé répétable. La mise en place de simulations numériques permettant de modéliser l’effet d’auto-alignement est présenté dans la troisième partie. Ce modèle a ensuite été généralisé a des puces de formes polygonales. Enfin la dernière partie présente le transfert du procédé d’auto-assemblage a des puces présentant des surfaces de cuivre et d’oxyde de silicium. L’utilisation de ce type de puce a notamment permis de valider la viabilité électrique du processus d’auto-assemblage. / Among the various techniques allowing to assemble both mechanically and electrically stacked chips, the direct bonding of Cu-SiO2 mixed surfaces is the most promising option to date. Thanks to this method, the interconnection density of 106/cm² aimed by the industry is achievable, while providing a low contact resistivity and excellent reliability.Current assemblies’ processes are based on Pick&place tools thanks to which the dies are mechanically placed.Nevertheless, these tools have difficulties to council high throughput and high alignment accuracy. This thesis proposes to address this issue through the development of a process of self-assembly assisted by capillary forces and direct bonding.Through the use of capillaries forces, it is possible to achieve spontaneously chips alignment: it is called self-assembly. The first part of this manuscript presents a synthetic analysis of the different assemblies and interconnections technics and decides on the maturity of each process.As the same time, this section allows to introduce the SiO2 -SiO2 bonding mechanisms underlying the assembly method developed in this manuscript.A specific chip design is then established in a second part allowing deploying self-assemblies with SiO2 full sheet chips.The ability of the chip to confine the liquid film appears as the driving element of the self- alignment process. Self- assemblies with alignment values lower than one micrometer are obtained while maintaining a repeatable process. The introduction of numerical simulations to model the self-alignment effect is presented in the third part. This model was then generalized has polygonal shaped chips. Finally the last part presents the transfer of the self- assembly process on SiO2-Cu patterned chips.The use of this kind of chip has enabled to validate the electrical viability of the self-assembly process.

Ce travail a montré que l’apport de la technologie d’intégration 3D, permet de surmonter les limites imposées par la technologie monolithique sur les performances électriques (« coupling » et consommation) et sur l’implémentation physique (aire du pixel) des imageurs. Grâce à l’analyse approfondie sur la technologie d’intégration 3D, nous avons pu voir que les technologies d’intégration 3D les plus adaptées pour l’intégration des circuits dans le pixel sont : 3D wafer level et 3D construction séquentielle. La technologie choisie pour cette étude, est la technologie d'intégration 3D wafer level. Cela nous a permis de connecter 2 wafers par thermocompression et d’avoir une interconnexion par pixel entre wafers. L’étude de l’architecture CAN dans le pixel a montré qu’il existe deux limites dans le pixel : l’espace de construction et le couplage entre la partie analogique et numérique « digital coupling ». Son implémentation dans la technologie 3D autorise l’augmentation de 100% l’aire de construction et la réduction du « digital coupling » de 70%. Il a été implémenté un outil de calcul des éléments parasites des structures 3D. L’étude des imageurs rapides, a permis d’étendre l’utilisation de cette technologie. L’imageur rapide type « burst » a été étudié principalement. Cet imageur permet de dissocier la partie d’acquisition des images de la sortie. La limite principale, dans la technologie monolithique, est la taille des colonnes (pixels vers mémoires). Pour une haute cadence d’acquisition des images, il faut une grande consommation de courant. Son implémentation dans la technologie 3D a autorisé à mettre les mémoires au-dessous des pixels. Les études effectuées pour ce changement (réduction de la colonne à une interconnexion entre wafers), ont réduit la consommation totale de 90% et augmenté le temps d’acquisition des images de 184%, en comparaison à son pair monolithique. / This work has shown that the contribution of 3D integration technology allows to overcome the limitations imposed by monolithic technology on the electrical performances (coupling and consumption) and on the physical implementation (area of the pixel) of imagers. An in-depth analysis of the 3D integration technology has shown that the most suitable 3D integration technologies for the integration of the circuits at the pixel level are: 3D wafer level and 3D sequential construction. The technology chosen for this study is the 3D wafer level integration technology. This allows us to connect 2 wafers by thermocompression bonding and to have an interconnection or “bonding point” par pixel between wafers. The study of the architecture CAN at the pixel level showed that there are two limits in the pixel: the construction area and the coupling between the analog and digital part «digital coupling». Its implementation in 3D technology allows the construction area to be increased by 100% and the digital coupling reduced by 70%. It has been implemented a tool for computing the parasitic elements of 3D structures. The study of high speed imagers has allowed the use of this technology to be extended. The "burst" imager was mainly studied. This kind of imager’s architecture can dissociate the image acquisition from the output part. The main limit, in monolithic technology, is the size of the columns (pixels to memories). For a high rate of image acquisition, a high current consumption is required. Its implementation in 3D technology allowed to put the memories below the pixels. The studies carried out for this change (reduction of the column to an interconnection between wafers) reduced the total consumption by 90% and increased the acquisition time of the images by 184%, compared to its monolithic peer.