here is an increasing demand for higher bandwidth (BW) between logic and memory ICs for future smart mobile systems. Such high BW are proposed to be achieved using 3D interposers that have ultra-small through-package-via (TPVs) interconnections to connect the logic device on one side of the interposer to the memory on the other side. The current approach is primarily based on organic or silicon interposers. However, organic interposers face several challenges due to their poor dimensional stability, and coefficient of thermal expansion (CTE) mismatch to silicon ICs. Silicon interposers made with back-end-of-line (BEOL) wafer processes can achieve the required wiring and I/O density, but are not cost effective, and in addition exhibit higher electrical loss due to the semiconducting nature of the Si substrate. In this research, ultra-thin 3D Glass Interposers are studied as a superior alternative to organic and silicon interposers. The fundamental focus of this research is to achieve ultra-small TPVs in thin glass with dimensions similar to that of through-silicon-vias (TSVs) in silicon. The objective of this research is to study and demonstrate ultra-small pitch (30µm) TPV hole formation (10µm diameter), metallization and electrical characterization in ultra-thin (30µm) glass substrates. To meet these objectives, this study focusses on four main research tasks: a) electrical modeling and design of ultra-small TPVs in glass, b) small diameter TPV hole formation with minimum defects, c) copper metallization of TPVs with reliable adhesion, and d) electrical characterization of TPVs. This research reports the first demonstration of ultra-small TPVs (10-15µm in diameter) in ultra-thin glass interposer substrates (30µm). A thin-glass handling method is developed using polymer surface layers to achieve defect-free handling of glass even at thicknesses as low as 30µm. Several TPV formation methods are explored including excimer laser ablation using 193nm (ArF) lasers to form TPVs with smallest diameter and pitch. A brief study on the through-put capabilities of these excimer lasers is also discussed. The fundamental approach to TPV metallization involves a semi-additive-plating process (SAP) using electroless and electrolytic copper deposition techniques. The resulting side-wall surfaces of TPVs after metallization are analyzed through SEM imaging of TPV cross-sections, and are further characterized using nano-indentation tests. Additionally, thermo-mechanical reliability tests and failure analysis are performed to study the reliability of TPVs that are metallized with Cu. This research culminates in design, fabrication and electrical characterization of small pitch TPVs in ultra-thin glass interposers (30µm).

Les travaux de cette thèse portent sur l’idée de démontrer que la croissance des nanofils entre deux électrodes prédéfinies et plus particulièrement la croissance horizontale à l’intérieur des tranchées d’oxyde peut être utilisée dans l’optique d’une intégration 3D. Cela permettrait donc à terme de pouvoir directement fabriquer les couches actives semi-conductrices d’un transistor MOS dans les niveaux supérieurs d’une puce CMOS tout en respectant le budget thermique, et sans avoir recours à des étapes de collage de puces. Au cours de ce projet de recherche, nous nous sommes intéressés en premier lieu au développement et à l’optimisation du procédé « nanodamascène » mis en place pour guider des nanofils SiGe dans des tranchées d’oxyde directement sur un substrat SiO2/Si. À part de cette technique d’intégration, nous avons aussi utilisé la technique de diélectrophorèse pour orienter et localiser des nanofils dispersés dans une solution liquide entre des électrodes prédéfinies. Les résultats de ces études ont permis en premier lieu de fabriquer des transistors à canaux nanofils sur l’oxyde, avec un objectif final de montrer la possibilité d’établir un transistor dans le BEOL d’une puce CMOS. / The work of this thesis deals with the idea of demonstrating that the growth of nanowires between two predefined electrodes and more particularly the horizontal growth inside the oxide trenches can be used in the context of a 3D integration. This would help to directly manufacture the active semiconductor layers of a MOS transistor in the upper levels of a CMOS chip while respecting the thermal budget, and without resorting to chip bonding steps. During this project, we focused on the development and optimization of the "nanodamascene" process implemented to guide SiGe nanowires in oxide trenches directly on SiO2/Si substrate. Apart from this integration technique, we have also used the dielectrophoresis technique to orient and localize nanowires dispersed in a liquid solution between predefined electrodes. The results of these studies made it possible in the first place to manufacture nanowire channel transistors on the oxide, with a goal of which will be to demonstrate the possibility of establishing a transistor in the BEOL of a CMOS chip.

La microélectronique cherche à produire des composants toujours plus performants. Un axe d'amélioration est l'intégration de plus de fonctionnalités dans un volume toujours plus compact. L'approche planaire classiquement utilisée jusqu'à présent atteint ses limites. Une solution à ce défi technologique est l'intégration 3D permettant d'empiler verticalement plusieurs circuits. Les étapes d'assemblage sont cruciales dans ces schémas d'intégration. Parmi les différentes techniques d'assemblage, le collage direct de couches minces métalliques est une alternative très intéressante. En effet, elle offre simultanément un lien mécanique et électrique vertical entre les couches actives de composants.Les propriétés microstructurales, physiques et chimiques des couches minces métalliques déposées ont été largement rapportées dans l'état de l'art antérieur. Cependant, elles n'ont jamais été étudiées dans l'environnement particulier du collage. Le but de notre étude est d'évaluer l'impact de cet environnement sur les couches minces métalliques assemblées pendant et après le procédé d'assemblage.Le collage direct consiste en la mise en contact de surfaces lisses à température ambiante et sous atmosphère ambiant afin de créer une adhérence entre elles. Puisque le collage n'est pas réalisé sous vide, des espèces adsorbées sont piégées à l'interface et une couche d'oxyde natif limite l'obtention du contact métal-métal. L'environnement de collage nous pousse donc à considérer ces différentes espèces qui interfèrent avec le procédé de collage et l'établissement du contact électrique.Dans cette étude, nous avons assemblé différents métaux dans différentes configurations de couches minces. Ainsi, les couches d'oxyde surfaciques ont été désignées comme influentes sur le comportement en adhésion des assemblages. Dans le cas précis du collage direct Cu-Cu, la réaction de l'eau interfaciale est primordiale au renforcement de la tenue mécanique dès la température ambiante. À plus haute température, la dissolution de l'oxyde piégé et la croissance de grain verticale sont des moteurs du scellement dépendant de phénomènes diffusifs. Il est apparu que les joints de grains sont des chemins de diffusion privilégiés dont le rôle dans la microstructure est majeur. Il a également mis en évidence que les couches de métaux réfractaires ne pouvaient pas être assemblées en utilisant les mêmes forces motrices que les métaux de transition dans la gamme de température considérée. La compréhension des différents mécanismes apporte un éclairage nouveau dans l'utilisation du collage direct dans les schémas d'intégration des composants de demain. / The semiconductor industry is driven by an increasing need of computation speed and functionalities. In the development of next generation devices the integration of more functionalities in an ever smaller volume becomes paramount. So far, classical planar integration was privileged but it is currently reaching its limits. One solution to this technological challenge is to consider the 3D dimension as pathway of integration. To ensure the vertical stacking of circuits, the development and control of assembly processes becomes crucial. Among the different techniques under development, direct bonding of metal thin films is a promising solution. It is a straightforward option that offers both a mechanical and an electrical link between the active strata.Microstructural, physical and chemical properties of deposited metal thin films were widely reported in previous state of art. However, they have not yet been studied in the specific bonding environment. The main goal of our study is to pinpoint the impact of this environment during and after the process of assembly.Direct bonding process consists in putting into contact smooth surfaces at room temperature and ambient air which in appropriate conditions leads to the establishment of attractive forces. Since bonding is not operated under vacuum, adsorbed species are trapped at the interface and the metal bonding suffers from the formation of native oxide. The encapsulation of these species as well as the native metal oxide interfere with the bonding process and the establishment of an electrical contact.In this study, various bonded structures have been realized using an extended set of metals in different thin film configurations. Metal oxide layers impact is clearly highlighted via the monitoring of adhesion properties of the assemblies. In the Cu-Cu direct bonding case, the interfacial water reaction is primordial in the strengthening of bonding toughness at room temperature. At higher temperature, oxide dissolution and vertical grain growth are driving forces in the sealing of bonding interface. The microstructure play a role in all these phenomena since grain boundaries are favorite diffusion pathway in thin films. Considering the temperature limitation imposed by the integration, we also highlight that refractory metal thin films needs another bonding approach compared to the transient metals. The understanding of bonding mechanisms throws new light on the use of direct bonding process in the realization of future electrical components.

La densité des circuits intégrés n’a pas cessé d’augmenter depuis la découverte du transistor en 1947, à travers la réduction de la taille de leurs composants. Cependant, cette miniaturisation se heurte aujourd’hui à certaines barrières et la réduction de la longueur de grille des transistors ne permet plus à elle seule l’augmentation des performances globales des circuits intégrés. L’industrie de la microélectronique s’est donc tournée vers de nouvelles solutions d’intégrations hétérogènes visant à développer la diversification des fonctionnalités proposées par les circuits. Parmi ces solutions, l’intégration 3D consistant à empiler plusieurs puces de silicium les unes sur les autres à l’aide de « Through Silicon Vias » (TSV) apparait très prometteuse. Toutefois, de telles structures mettront du temps à atteindre leur maturité puisqu’elles requièrent l’évolution de tout l’écosystème industriel. Une solution intermédiaire en termes de maturité technologique réside dans l’utilisation de l’interposeur : un substrat aminci placé entre les puces haute densité et le « Ball Grid Array » faisant office de plateforme d’intégration permettant le placement côte à côte de puces hétérogènes ainsi que la réalisation d’une forte densité d’interconnexions. Cependant, l’ajout de l’interposeur dans le système a pour effet l’augmentation de l’impédance du réseau de distribution de puissance. L’intégration d’une capacité de découplage au sein de l’interposeur répond à cette problématique en assurant l’intégrité de l’alimentation dans des structures tridimensionnelles.L’objectif de cette thèse de doctorat consiste en l’étude de l’intégration d’un nouveau type de capacité intégrée au sein de l’interposeur silicium. Cette capacité basée sur un empilement Métal-Isolant-Métal (MIM) tridimensionnelle a pour particularité de traverser l’intégralité de l’épaisseur de l’interposeur et d’être co-intégrée avec les TSV.La première étape de l’étude de ce nouveau composant intégré a été la définition d’une architecture performante, réalisée à travers une étude de modélisation permettant l’évaluation de l’influence des nombreux paramètres géométriques et matériaux entrant en jeu. Cette étude a permis de mettre en avant les faibles valeurs d’ESR et d’ESL atteignable par la structure (de l’ordre du m et fH respectivement). Ensuite, la réalisation de la capacité a nécessité le développement de procédés de fabrication innovants permettant le dépôt d’un empilement MIM dans des matrices de vias profonds ainsi que sa co-intégration avec les TSV. Enfin, les performances du composant ont été évaluées à travers la réalisation et la caractérisation d’un démonstrateur de test ainsi qu’une campagne de simulations électromagnétiques par éléments finis. Une densité de capacité de 20 nF.mm-2 a été atteinte sur ce démonstrateur, offrant un gain d’un facteur supérieur à 6 par rapport à une structure planaire. / Integrated circuits density never stopped rising since the discovery of the transistor in 1947, through components size shrinking. However, this miniaturization now encounters barriers and reduction of transistor’s gate size alone no longer allows integrated circuits overall performances increase. Therefore, microelectronic industry turned to new heterogeneous integration solutions aiming to develop the diversification of functionalities offered by the circuits. Among these solutions, 3D integration involving stacking several silicon dies on top of each other with the help of Through Silicon Vias (TSV) appears to be promising. Nevertheless, such structures will take times to reach maturity since they require the evolution of the whole industrial ecosystem. A transitional solution in term of technological maturity lies in the use of the interposer: a thinned substrate placed between the high density silicon dies and the Ball Grid Array acting as an integration platform allowing side by side placement of heterogeneous dies as well as high density interconnections. However, the addition of the interposer in the system leads to the increase of the Power Delivery Network impedance. The integration of a decoupling capacitor on the interposer resolves this issue by ensuring power integrity within 3D structures.The objective of this PhD thesis consists in the study of different aspects of a new kind of integrated capacitor within the silicon interposer. This 3D Metal-Insulator-Metal (MIM) capacitor has the particularity to cross over the whole silicon interposer’s thickness and to be co-integrated with TSV.The first step of this new integrated component study has been the definition of an efficient architecture, achieved through a modeling study allowing the influence evaluation of the numerous geometrical and material parameters coming into play. This modeling study pointed out the low ESR and ESL values achievable by the structure (in the m and fH range respectively). Then, the fabrication of the capacitor required the development of innovative process steps allowing the deposition of a MIM stack in deep vias matrices as well as co-integration with TSV. Finally, component performances have been evaluated through the fabrication of a test demonstrator as well as a finites elements electromagnetic simulation campaign. A capacitance density of 20 nF.mm-2 has been reached on this demonstrator, showing an increase up to a factor 6 compared to a planar structure.

Les progrès technologiques de ces dernières années ont permis une très forte intégration des composants de la microélectronique à l'échelle nanométrique. Face aux limites de la miniaturisation classique, les technologies d'intégration en trois dimensions (3D) ouvrent la voie vers des dispositifs miniaturisés hétérogènes avec de nouvelles générations de puces. En parallèle, de nouveaux concepts tels que les nanofils sans jonction et les nanofils en silicium polycristallins permettent à terme d'imaginer des procédés froids et des dispositifs à faible coût permettant une intégration 3D hyperdense sur un CMOS stabilisé. La fabrication de NEMS à base de nanofils polycristallins pour la détection de masse sur CMOS est donc une nouvelle opportunité « More-Than-Moore ». Les capteurs pourraient être disposés en réseau dense en s'inspirant des architectures mémoires et imageurs. L'adressage individuel de chaque NEMS, la possibilité de les fonctionnaliser à la détection de molécules particulières, et la multiplication des capteurs sur une grande surface (« Very Large Integration » (VLSI)) permettraient la mise en œuvre d'un nouveau genre de capteur multi-physique, compact et ultrasensible. Le but de ces travaux de thèse a donc été la fabrication et l'évaluation des performances de NEMS à base de nanofils en poly-silicium. L'enjeu fut de trouver des procédés avec un budget thermique compatible à une intégration sur back-end. Une étude rigoureuse sur les propriétés physico-chimiques de la couche a été corrélée aux performances électriques, mécaniques, ainsi qu'au rendement des NEMS poly-Silicium, ce qui nous a permis de faire une sélection des meilleurs procédés de fabrication. Les NEMS fabriqués à basse température avec une couche active déposée à température ambiante et recristallisée par laser ont montré des performances, que ce soit au niveau de la transduction (piézorésistivité), ou de la stabilité du résonateur compétitives par rapports aux références monocristallines. / Recently, technological advances lead to a very large scale integration (VLSI) of microelectronics components at the nanoscale. Faced with the traditional miniaturization limits, the three dimensions (3D) integration open the door to heterogeneous miniaturized devices, with new chip generations. At the same time, new concepts such as junctionless nanowires and polycrystalline silicon nanowires allow to imagine low temperature processes and low-cost devices for a 3D integration on a stabilized CMOS. Poly-silicon nanowire based NEMS on CMOS for mass detection is a new "More-Than-Moore" opportunity. The NEMS could be arranged in a dense network like memory and image sensor architectures. The individual addressing of each NEMS, the functionalization for the detection of specific molecules within a large area (VLSI), allow the implementation of a new type of Multi-physics sensors, compact and highly sensitive. The purpose of this thesis has been the manufacturing and the performance evaluation of poly-silicon nanowire based NEMS. The challenge was to find the best processes with a back-end compatible thermal budget. A rigorous study of the layer physicochemical properties has been correlated with the electrical, mechanical performances and the yield of poly-silicon NEMS. This allowed us to make a selection of the best fabrication processes. NEMS manufactured at very low temperature with an active layer deposited at room temperature and recrystallized by a laser annealing exhibited high performances in terms of transduction (piezoresistivity) and frequency stability comparable to monocrystalline references. Polycrystalline silicon.

Il a été démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils peut permettre de contrôler la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies permettent d'obtenir une consommation électrique extrêmement faible. Dans cette thèse, pour obtenir des opérations à haute vitesse (pour augmenter le courant de drain), la technique de réduction de la résistance source/drain sera débattue. Les propriétés de transport électronique des NWs empilées verticalement seront analysées en détail. De plus, des simulations numériques sont effectuées pour examiner les facultés de contrôle de leur tension de seuil utilisant des grilles sépares. / This thesis is titled “A Study on Carrier Transport Properties of Vertically-Stacked Nanowire Transistors,” and is organized in seven chapters in English. 　 Gate-all-around (GAA) silicon nanowire transistors (SNWTs) are one of the best structures to suppress short channel effect for future CMOS devices. In addition, vertically-stacked channel structure benefits from high on-state current owing to reduced footprint. In this thesis, the carrier transport properties of vertically-stacked GAA SNWTs have been experimentally investigated. The vertically-stacked GAA SNWTs were fabricated on SOI wafers by selective etching of SiGe layers in epitaxially-grown Si/SiGe superlattice and top-down CMOS process. The experimental results reveal stacked-channel structure can achieve superior on-state current. It was also found that the effective mobility decreases with diminishing nanowire cross-section width from 30 nm down to 5 nm. This study gives basis and guidelines to optimize the performance of GAA SNWTs for future CMOS devices.

Le collage direct consiste en la mise en contact de deux surfaces suffisamment lisses et propres pour créer une adhérence entre-elles, et ce sans apport de matière à l'interface des matériaux. Ce procédé est réalisable à l'échelle industrielle et compatible avec les procédés de la microélectronique. Il trouve son principal intérêt dans la réalisation de substrats innovants. Le plus célèbre d'entre eux est le substrat SOI (pour « Silicon On Insulator »). Depuis quelques années, une nouvelle voie s'est ouverte dans le collage direct en l'élargissant au collage de couches métalliques ce qui permet de répondre à de nouvelles applications en offrant par exemple conduction électrique et dissipation thermique. Ce travail de thèse a pour objectif d'analyser le comportement du collage direct de couches métalliques et de poser les premiers éléments de modélisation. La compréhension de ces fondamentaux est indispensable pour optimiser le procédé et permettre une intégration de cette technologie dans un grand nombre de dispositifs. Dans cette étude, des procédés de collage direct de couches de tungstène et de titane ont été développés à la lumière des pré-requis établis pour le collage direct. La caractérisation physico-chimique des interfaces de collage et de leur évolution en température ont permis de mettre en évidence le rôle clé de l'oxyde métallique. Il est montré que les mécanismes de collage sont gouvernés par des phénomènes de diffusion aux joints de grains et par l'instabilité de la couche d'oxyde piégée à l'interface de collage. Par ailleurs, les propriétés mécaniques et électriques des interfaces ont été étudiées. Enfin, la compréhension du comportement des interfaces en fonction de certains paramètres conduit à quelques recommandations pour réussir l'intégration du collage direct métallique. / Direct wafer bonding refers to a process by which two mirror-polished wafers are put into contact and held together at room temperature without any additional materials. This technology is feasible at an industrial scale and compatible with the microelectronic processes. Wafer bonding finds many interests applied to innovative substrates realization. Therefore the use of direct wafer bonding is growing and extending to various materials. Since few years direct bonding involving metallic layers presents many interests as it can offer, for example, vertical electrical conduction or heat dissipation. The aim of this work is to analyze the bonding behavior and to propose a first model describing the bonding driving forces. A precise understanding of these mechanisms is essential for the optimization and the technological integration of the process in various devices. In this study, tungsten and titanium bonding processes were developed. Physical and chemical bonding interfaces characterizations have highlighted the key role of the metallic oxide. We showed that bonding mechanisms are driven by grain boundary diffusion phenomena and the interface trapped oxide layer instability. Moreover, mechanical and electrical properties were also studied. Finally, the bonding behavior understanding in function of define parameters lead to some recommendations for the bonding process integration achievement.

Les objectifs technologiques de l'industrie de la microélectronique sont largement dictés par la loi de Moore qui vise une réduction permanente de la taille des transistors. Depuis peu l'intégration tridimensionnel de composant actif se présente comme une voie d'intégration alternative à la loi de Moore. Selon cette stratégie, les composants sont interconnectés selon l'axe verticale au moyen de plots de cuivre et d'un alliage à base d'étain (SnAgCu). L'assemblage est alors réalisé par un brasage eutectique de l'alliage SnAgCu qui génère une formation de composés intermétalliques (Cu6Sn6 et Cu3Sn) à l'interface entre les plots de cuivre et l'alliage. Or, ces composés intermétalliques sont parfois décrits dans la littérature comme facteur affaiblissant la fiabilité mécanique de l'interconnexion. Par ailleurs cette réactivité interfaciale s'accompagne de l'apparition microcavités de type trous Kirkendall susceptibles d'être à l'origine de ruptures d'interconnexions notée lors de tests de vieillissement. Ce mémoire est consacré à la caractérisation métallurgique du système d'interconnexion par brasage dont les dimensions sont celles des prototypes actuels c'est-à-dire 25µm. L'étude se concentrera successivement sur les aspects relatifs à la microstructure de l'alliage SnAgCu, à la réactivité interfaciale des systèmes Cu/SnAgCu et Ni/SnAgCu puis à la fiabilité mécanique du système d'interconnexion. Ces thématiques seront investiguées en fonction de la contrainte thermique et au cours des différentes étapes d'intégration jusqu'à l'assemblage de composant. Le caractère critique de la problématique réside dans le fait que les dimensions du système, déjà faibles, ont vocation à se réduire, rendant de plus en plus importante la proportion du volume de l'alliage occupée par ces formations interfaciales. / Technological roadmap of the microelectronic industry is mainly described by Moore'slaw which aims a constant reduction of transistors size. Three-dimensional integration ofactive chips appears more and more as an alternative way to Moore's law. According to thisstrategy, chips are interconnected along the vertical axis thanks to copper pillars and a tinbased alloy (SnAgCu).The joining is then performed through eutectic bonding using aSnAgCu solder alloy which is at the origin of intermetallic compounds growing at the copperalloy interface. These intermetallic compounds are sometimes described in literature asweakening factor of the interconnection mechanical reliability. Moreover this interfacialreactivity leads also to the formation of Kirkendall microvoids potentially causinginterconnections breakings, mostly noticed during ageing tests.This report is dedicated to the study and metallurgical characterization of theinterconnection system with a size close to that of the actual prototypes which is 25μm. Thestudy is successively focused on SnAgCu alloy microstructure, Cu/SnAgCu and Ni/SnAgCuinterfacial reactivity and on the mechanical reliability of interconnection system. These topicsare investigated in function of thermal constraints and during different integration steps untilchips packaging. The main critical aspect is related to the fact that system dimensions, alreadysmall, are planned to be reduced, leading to a more important proportion of the solder alloyconsumed by interfacial reaction.

Les travaux de cette thèse s'intéressent aux problèmes de performance et de coût des architectures MPSoC à base de NoC, en tirant parti des possibilités offertes par les technologies d'intégration 3D. Plusieurs contributions originales sont proposées. Tout d'abord, une étude approfondie à propos des différentes granularités de partitionnement au sein des circuits 3D est réalisée. En se basant sur cette analyse, ce travail de thèse est orienté aux architectures 3D partitionnées au niveau des blocs macroscopiques. Ainsi, la contribution de l'intégration 3D est limitée aux interconnexions verticales inter-blocs. Afin d'améliorer les performances de ces interconnexions, une topologie hiérarchique de NoC est proposée pour diminuer la latence et augmenter le débit des communications au sein des architectures 3D partitionnées au niveau des macro-blocs. D'autre part, un modèle au niveau du système est présenté pour évaluer et comparer les coûts des différentes options technologiques de l'intégration 3D. Partant de cette évaluation, nous proposons une architecture multiprocesseur reconfigurable empilable pour les applications de télécommunication 4G, en tenant compte des problèmes de coût. / This PhD research is intended to deal with cost and performance issues of NoC-based MPSoC architectures by taking advantage of the opportunities offered by 3D integration technologies. Several original contributions are proposed. First, a deep investigation of the different partitioning granularities within 3D circuits is performed. Based on this analysis, this PhD work is oriented to focus on core-level partitioned 3D architectures, and then to restrict the contribution of 3D stacking to the global inter-block vertical interconnections. To enhance the performance of global interconnect architectures, a hierarchical NoC topology is proposed to improve communication latency and throughput within core-partitioned 3D architectures. On the other hand, a system-level cost analysis model is presented to assess and compare several 3D integration technology options. Based on this evaluation, we propose a cost-aware stackable reconfigurable multiprocessor NoC-based architecture to address the requirement of 4G telecom applications.

With the advancement of silicon electronics under threat from physical limits to dimensional scaling, the International Technology Roadmap for Semiconductors (ITRS) released a white paper in 2008, detailing the ways in which the semiconductor industry can keep itself continually growing in the twenty-first century. Two distinct paths were proposed: More-Moore and More-than-Moore. While More-Moore approach focuses on the continued use of state-of-the-art, complementary metal oxide semiconductor (CMOS) technology for next generation electronics, More-than-Moore approach calls for a disruptive change in the system architecture and integration strategies. In this doctoral thesis, we investigate both the approaches to obtain performance improvement in the state-of-the-art, CMOS electronics. We present a novel channel material, SiSn, for fabrication of CMOS circuits. This investigation is in line with the More-Moore approach because we are relying on the established CMOS industry infrastructure to obtain an incremental change in the integrated circuit (IC) performance by replacing silicon channel with SiSn. We report a simple, low-cost and CMOS compatible process for obtaining single crystal SiSn wafers. Tin (Sn) is deposited on silicon wafers in the form of a metallic thin film and annealed to facilitate diffusion into the silicon lattice. This diffusion provides for sufficient SiSn layer at the top surface for fabrication of CMOS devices. We report a lowering of band gap and enhanced mobility for SiSn channel MOSFETs compared to silicon control devices. We also present a process for fabrication of vertically integrated flexible silicon to form 3D integrated circuits. This disruptive change in the state-of-the-art, in line with the More-than-Moore approach, promises to increase the performance per area of a silicon chip. We report a process for stacking and bonding these pieces with polymeric bonding and interconnecting them using copper through silicon vias (TSVs). We report a process for fabricating through polymer vias (TPVs) facilitating the fabrication of sensor arrays and control electronics on the opposite sides of the same flexible polymer. Finally, we present a process to fabricate stretchable metallic thin films with up to 800% stretchability, and report two distinct applications for these devices which cannot be done using current techniques.