La miniaturisation nécessaire à l'accroissement des performances des composants microélectroniques est en passe d'atteindre ses limites. Ainsi, une nouvelle approche dite « intégration 3D » semble prometteuse pour outrepasser les limitations observées. Cette nouvelle intégration consiste à empiler les différentes puces qui sont reliées entre elles par des vias appelées Through Silicon Vias (TSV). L'une des clés pour la réalisation de circuits en 3 dimensions est la métallisation des TSVs. Cette dernière nécessite les dépôts d'une barrière et d'une couche d'accroche qui sert à initier le remplissage par électrolyse. Ces travaux s'intéressent plus spécifiquement à la réalisation de la couche d'accroche et au remplissage des TSVs.La couche d'accroche est généralement déposée par pulvérisation, ce qui ne permet pas d'obtenir une couverture de marche satisfaisante pour la réalisation du remplissage. Cette étude propose une solution électrolytique appelée SLE (Seed Layer Enhancement) qui permet de restaurer la continuité de la couche d'accroche déposée par PVD. L'application de ce procédé associé à un traitement de désoxydation de la surface permet l'optimisation de la nucléation du cuivre et donc la réalisation d'une couche de cuivre continue et conforme. Le procédé SLE a été intégré à la séquence de métallisation et a démontré sa capacité à initier un remplissage superconforme. De plus, des tests électriques ont confirmé l'efficacité du procédé SLE une fois intégré. Ces expériences ont ouvert la voie à l'étude du dépôt électrolytique de cuivre direct sur la barrière à la diffusion du cuivre, c'est le procédé Direct On Barrier. Les premiers résultats ont permis de démontrer la possibilité de déposer une couche de cuivre conforme sur des barrières résistives. Le second volet de ces travaux s'intéresse au remplissage par électrolyse des TSVs. Dans ce but, deux électrolytes (d'ancienne et de nouvelle génération) ont été considérés. L'effet des additifs sur le dépôt et leurs actions sur le remplissage superconforme ont été étudiés par voltampérométrie et chronopotentiométrie pour chacune des solutions. Ces analyses ont permis de monter deux mécanismes de remplissage différents principalement dû à l'action de l'additif inhibiteur durant l'électrolyse. Contrairement au cas de l'électrolyte d'ancienne génération inspiré des procédés pour le damascène, l'inhibiteur de l'électrolyte de nouvelle génération s'adsorbe fortement et irréversiblement à la surface du cuivre. Il bloque efficacement la croissance sur les flancs et le haut des TSVs, sans toutefois pouvoir contrarier l'action de l'accélérateur en fond de motif. / Nowadays, 2D integration shows serious limitations when it comes to manufacturing devices with increased functionality and performance. In this context, 3D integration approaches using Through Silicon Vias (TSVs) have been investigated as a promising solution to fabricate tomorrow's microelectronics devices. In this architecture, the key challenge is the metallization of high aspect ratios (>5) TSVs by copper electrochemical deposition (Cu ECD). This metallization sequence includes barrier and seed layer deposition followed copper filling. This study is focused on seed layer deposition and TSV filling. Usually, the seed layer is grown by sputtering based deposition techniques (PVD). This technique suffers from limited sidewall coverage, eventually leading to electrical discontinuity in the features. In this work, an electrolytic process called Seed Layer Enhancement (SLE) has been investigated as a solution to improve copper seed continuity. For this purpose, copper nucleation on the resistive barrier material has been optimized using a specific surface treatment to remove native oxide on samples surface. As a result, the SLE process has been successfully inserted in the metallization sequence, as testified by good electrical performances. These promising results open the route to an alternative solution to PVD using an electrochemical process performed directly on the barrier diffusion layer (Direct On Barrier). On the other hand, two electrolytes (an old and a new generation) have been evaluated as solutions for TSV filling. In each case, the impact of additives on copper deposition and superfilling mechanism were analyzed by voltammetric and chronopotentiometric measurements on rotating disk electrode. This study shows two different filling behaviors, close to damascene electrolyte with the older generation electrolyte, and a bottom-up filling with the last generation. The main difference comes from the action of the inhibiting additive during the filling process. In the case of the last generation electrolyte, the inhibitor adsorbs strongly and irreversibly on the copper surface. Then, a strong inhibition of copper growth occurs on the sides and on the top of the TSVs, but the action of accelerator is still efficient at the pattern bottom.

Malgré les avantages de l'intégration 3D, le test, le rendement et la fiabilité des Through-Silicon-Vias (TSVs) restent parmi les plus grands défis pour les systèmes 3D à base de Réseaux-sur-Puce (Network-on-Chip - NoC). Dans cette thèse, une stratégie de test hors-ligne a été proposé pour les interconnections TSV des liens inter-die des NoCs 3D. Pour le TSV Interconnect Built-In Self-Test (TSV-IBIST) on propose une nouvelle stratégie pour générer des vecteurs de test qui permet la détection des fautes structuraux (open et short) et paramétriques (fautes de délaye). Des stratégies de correction des fautes transitoires et permanents sur les TSV sont aussi proposées aux plusieurs niveaux d'abstraction: data link et network. Au niveau data link, des techniques qui utilisent des codes de correction (ECC) et retransmission sont utilisées pour protégé les liens verticales. Des codes de correction sont aussi utilisés pour la protection au niveau network. Les défauts de fabrication ou vieillissement des TSVs sont réparé au niveau data link avec des stratégies à base de redondance et sérialisation. Dans le réseau, les liens inter-die défaillante ne sont pas utilisables et un algorithme de routage tolérant aux fautes est proposé. On peut implémenter des techniques de tolérance aux fautes sur plusieurs niveaux. Les résultats ont montré qu'une stratégie multi-level atteint des très hauts niveaux de fiabilité avec un cout plus bas. Malheureusement, il n'y as pas une solution unique et chaque stratégie a ses avantages et limitations. C'est très difficile d'évaluer tôt dans le design flow les couts et l'impact sur la performance. Donc, une méthodologie d'exploration de la résilience aux fautes est proposée pour les NoC 3D mesh. / 3D technology promises energy-efficient heterogeneous integrated systems, which may open the way to thousands cores chips. Silicon dies containing processing elements are stacked and connected by vertical wires called Through-Silicon-Vias. In 3D chips, interconnecting an increasing number of processing elements requires a scalable high-performance interconnect solution: the 3D Network-on-Chip. Despite the advantages of 3D integration, testing, reliability and yield remain the major challenges for 3D NoC-based systems. In this thesis, the TSV interconnect test issue is addressed by an off-line Interconnect Built-In Self-Test (IBIST) strategy that detects both structural (i.e. opens, shorts) and parametric faults (i.e. delays and delay due to crosstalk). The IBIST circuitry implements a novel algorithm based on the aggressor-victim scenario and alleviates limitations of existing strategies. The proposed Kth-aggressor fault (KAF) model assumes that the aggressors of a victim TSV are neighboring wires within a distance given by the aggressor order K. Using this model, TSV interconnect tests of inter-die 3D NoC links may be performed for different aggressor order, reducing test times and circuitry complexity. In 3D NoCs, TSV permanent and transient faults can be mitigated at different abstraction levels. In this thesis, several error resilience schemes are proposed at data link and network levels. For transient faults, 3D NoC links can be protected using error correction codes (ECC) and retransmission schemes using error detection (Automatic Retransmission Query) and correction codes (i.e. Hybrid error correction and retransmission).For transients along a source-destination path, ECC codes can be implemented at network level (i.e. Network-level Forward Error Correction). Data link solutions also include TSV repair schemes for faults due to fabrication processes (i.e. TSV-Spare-and-Replace and Configurable Serial Links) and aging (i.e. Interconnect Built-In Self-Repair and Adaptive Serialization) defects. At network-level, the faulty inter-die links of 3D mesh NoCs are repaired by implementing a TSV fault-tolerant routing algorithm. Although single-level solutions can achieve the desired yield / reliability targets, error mitigation can be realized by a combination of approaches at several abstraction levels. To this end, multi-level error resilience strategies have been proposed. Experimental results show that there are cases where this multi-layer strategy pays-off both in terms of cost and performance. Unfortunately, one-fits-all solution does not exist, as each strategy has its advantages and limitations. For system designers, it is very difficult to assess early in the design stages the costs and the impact on performance of error resilience. Therefore, an error resilience exploration (ERX) methodology is proposed for 3D NoCs.

L'électronique de puissance est en pleine mutation matérielle, technologique et conceptuelle. Cette évolution bouscule l'approche traditionnelle de la conception et de la fabrication des convertisseurs statiques avec pour objectif de proposer des solutions plus performantes, plus fiables et plus compactes et tout cela dans un contexte technico économique de plus en plus exigeant. Cette thèse analyse et expérimente un concept innovant de terminaisons en tension verticales ouvrant la voie vers l'intégration en 3D des composants de puissance mais également l'intégration, au sein même de la zone active d'un échangeur thermique. En s'appuyant sur la technique de réalisation des tranchées profondes issue de la micro électronique, ce document présente une approche permettant la co-intégration de plusieurs composants de puissance indépendants partageant la même électrode et le même substrat en face arrière. L'autre volet de ce travail de thèse est focalisé sur le concept DRIM Cooler (Drift Region Integrated Microchannel Cooler), un réseau de microcanaux perpendiculaires au plan de jonction du composant de puissance permettant son refroidissement direct. Les analyses numériques sont complétées par de nombreuses réalisations, caractérisations et mises en œuvre des approches précitées. / The power electronics field is struggling for new material, technological and conceptual evolutions. These changes induce breakthrough in the conventional design and fabrication of static power converters with the aim to offer more efficient, reliable and compact solutions in an increasingly demanding techno economical context. This PhD thesis presents the results obtained by analyzing, realizing and characterizing an innovative concept based on vertical voltage terminations that opens the way towards the 3D integration of power devices. Moreover, the proposed concept authorizes the integration of a microchannel cooler directly into the drift region of the power device. Based on the realization of deep trench terminations, a technique initially developed for the microelectronics field, this PhD thesis presents an approach allowing the integration of multiple power devices in the same die, all sharing the same backside electrode. This document also focuses on the DRIM Cooler (Drift Region Integrated Microchannel Cooler) concept that allows the direct cooling of the device through multiple parallel microchannels integrated perpendicular to the plane of the device's PN junction. The analytical analysis is completed with numerous realizations, characterizations and practical implementations of the above mentioned concepts.

Since its inception as the Tungsten Workshop in 1984, AMC has served as the leading conference for the interconnect and contact metallization communities, and has remained at the leading edge of the development of tungsten, aluminum, and copper/low-K interconnects. As the semiconductor industry evolves, exciting new challenges in metallization are emerging, particularly in the areas of contacts to advanced devices, local interconnect solutions for highly-scaled devices, advanced memory device metallization, and 3D/packaging technology. While the conference content has evolved, the unique workshop environment of AMC fosters open discussion to create opportunities for cross-pollination between academia and industry. Submissions are covering materials, process, integration and reliability challenges spanning a wide range of topics in metallization for interconnect/contact applications, especially in the areas of: - Contacts to advanced devices (FinFET, Nanowire, III/V, and 2D materials) - Highly-scaled local and global interconnects - Beyond Cu interconnect - Novel metallization schemes and advanced dielectrics - Interconnect and device reliability - Advanced memory (NAND/DRAM, 3D NAND, STT and RRAM) - 3D and packaging (monolithic 3D, TSV, EMI) - Novel and emerging interconnects Executive Committee: Sang Hoon Ahn (Samsung Electronics Co., Ltd.) Paul R. Besser (Lam Research) Robert S. Blewer (Blewer Scientific Consultants, LLC) Daniel Edelstein (IBM) John Ekerdt (The University of Texas at Austin) Greg Herdt (Micron) Chris Hobbs (Sematech) Francesca Iacopi (Griffith University) Chia-Hong Jan (Intel Corporation) Rajiv Joshi (IBM) Heinrich Koerner (Infineon Technologies) Mehul Naik (Applied Materials Inc.) Fabrice Nemouchi (CEA LETI MINATEC) Takayuki Ohba (Tokyo Institute of Technology) Noel Russell (TEL Technology Center, America) Stefan E. Schulz (Chemnitz University of Technology) Yosi Shacham-Diamand (Tel-Aviv University) Roey Shaviv (Applied Materials Inc.) Zsolt Tokei (IMEC)

Cette thèse porte sur l’étude de transistor à effet tunnel (TFET) en FDSOI à géométries planaire et triple grille/nanofils. Nous rapportons pour la première fois des TFETs fabriqués par un processus basse température (600°C), qui est identique à celui utilisé pour l’intégration monolithique 3D. La méthode “Dual IDVDS” confirme que ces TFETs fonctionnent par effet tunnel et non pas par effet Schottky. Les résultats des mesures électriques montrent que l’abaissement de la température de fabrication de 1050°C (HT) à 600°C (LT) ne dégrade pas les propriétés des TFETs. Néanmoins, les dispositifs réalisés à basse température montrent un courant de drain et de fuite plus élevés et une tension de seuil différente par rapport aux HT TFETs. Ces phénomènes ne peuvent pas être expliqués par le mécanisme d’effet tunnel. Le courant de pompage de charges révèle une densité d’états d’interface plus grande à l’interface oxide/Si pour les dispositifs LT que dans les TFETs HT pour les zones actives étroites. Par ailleurs, une analyse de bruit basse fréquence permet de mieux comprendre la nature des pièges dans les TFETs LT et HT. Dans les TFETs réalisés à basse température nous avons mis en évidence une concentration en défauts non uniforme à l’interface oxide/Si et à la jonction tunnel qui cause un effet tunnel assisté par piège (TAT). Ce courant TAT est responsable de la dégradation de la pente sous seuil. Ce résultat montre la direction à suivre pour optimiser ces structures, à savoir une épitaxie de très haute qualité et une optimisation fine des jonctions. Finalement, nous avons proposé de nouvelles architectures innovatrices de transistors à effet tunnel. L’étude de simulation TCAD montre que l’extension de la jonction tunnel dans le canal augmente la surface de la région qui engendre le courant BTBT. Une fine couche dopée avec une dose ultra-haute en bore pourrait permettre l’obtention à la fois d’une pente sous le seuil faible et un fort courant ON pour le TFET. / This thesis presents a study of FDSOI Tunnel FETs (TFETs) from planar to trigate/nanowire structures. For the first time we report functional “Low-Temperature” (LT) TFETs fabricated with low-thermal budget (630°C) process flow, specifically designed for top tier devices in 3D sequential integration. “Dual IDVDS” method confirms that these devices are real TFETs and not Schottky FETs. Electrical characterization shows that LT TFETs performance is comparable with “High-Temperature” (HT) TFETs (1050°C). However, LT TFETs exhibit ON-current enhancement, OFF-current degradation and VTH shift with respect to HT TFETs that cannot be explained via BTBT mechanism. Charge pumping measurements reveal a higher defect density at the top silicon/oxide interface for geometries with narrow widths in LT than HT TFETs. In addition, low-frequency noise analyses shed some light on the nature of these defects. In LT TFETs, we determined a non-uniform distribution of defects at the top surface and also at the tunneling junction that causes trap-assisted tunneling (TAT). TAT is responsible of the current generation that degrades the subthreshold swing. This indicates the tight requirements for quality epitaxy growth and junction optimization in TFETs. Finally, we proposed novel TFET architectures. TCAD study shows that the extension of the source into the body region provides vertical BTBT and a larger tunneling surface. Ultra-thin heavily doped boron layers could allow the possibility to obtain simultaneously a good ON-current and sub-thermal subthreshold slope in TFETs.

L’imagerie multispectrale permet d’améliorer la détection et la reconnaissance de cibles dans les applications de surveillance. Elle consiste à analyser des images de la même scène acquises simultanément dans plusieurs bandes spectrales grâce à un filtrage. Cette thèse étudie la possibilité de réaliser une matrice de 4 filtres Fabry Pérot (FP) intégrés 3D et ajustables par actionnement électrostatique dans le domaine visible-proche infrarouge. Les miroirs fixes des filtres FP sont des multicouches ZnS/YF₃ déposés sur un wafer de borosilicate, et les miroirs mobiles sont des membranes multicouches PECVD SiNH/SiOH encastrées sur une structure mobile très compacte micro-usinée dans un wafer en silicium. Les performances optiques des filtres FP ont été optimisées en prenant en compte la dissymétrie et le déphasage à la réflexion des miroirs. La structure mobile a été modélisée par éléments finis pour minimiser ses déformations lors de l’actionnement. Les étapes critiques des procédés de fabrication des miroirs mobiles en technologie Si ou SOI ont été mises au point : i) la fabrication et la libération par gravures profondes DRIE et XeF₂ des membranes multicouches avec une contrainte résiduelle ajustée par recuit et une réflectance voisine de 50% dans une large gamme spectrale, ii) le contrôle des vitesse de la gravure DRIE avec des motifs temporaires permettant la gravure simultanée de motifs de largeur et de profondeur variables, et iii) la délimitation de motifs sur surfaces fortement structurées à l’aide de pochoirs alignés mécaniquement ou de films secs photosensibles. Ces travaux ouvrent la voie vers une réalisation complète d’une matrice de filtres FP intégrés 3D. / Multispectral imaging is used to improve target detection and identification in monitoring applications. It consists in analyzing images of the same scene simultaneously recorded in several spectral bands owing to a filtering. This thesis investigates the possibility to realize, an array of four 3D integrated Fabry-Perot (FP) filters that are tunable in the visible-near infrared range by electrostatic actuation. The fixed mirrors of the FP filters are ZnS/YF₃ multilayers deposited on a borosilicate wafer, and the movable mirrors are PECVD SiNH/SiOH multilayer membranes clamped in a very compact movable structure micromachined in a Si wafer. A 3rd glass wafer is used for filters packaging. Optical performances of the FP filters have been optimized by taking into account the asymmetry and the reflection phase shift of the mirrors and the mobile structure has been modeled by finite elements analysis notably to minimize its deformation during actuation. The critical steps of the movable mirrors fabrication process in Si or SOI technology have been developed : i) the fabrication and the release by DRIE and XeF₂ etching of 8 or 12 layers membranes with a residual stress tunable by annealing and a reflectance close to 50% in broad wavelength range (570-900nm), ii) the control with temporary patterns of the simultaneous deep etching of patterns with different widths and depths, and iv) various patterning techniques on highly structured surfaces based on shadow masks (with mechanical alignment) or laminated photosensitive dry films. These results open the way towards the full realization of an array of 3D integrated FP filters.

The continuous miniaturization of electronic systems using the three-dimensional (3D) integration technique has brought in new challenges for the computer-aided design and modeling of 3D integrated circuits (ICs) and systems. The major challenges for the modeling and analysis of 3D integrated systems mainly stem from four aspects: (a) the interaction between the electrical and thermal domains in an integrated system, (b) the increasing modeling complexity arising from 3D systems requires the development of multiscale techniques for the modeling and analysis of DC voltage drop, thermal gradients, and electromagnetic behaviors, (c) efficient modeling of microfluidic cooling, and (d) the demand of performing fast thermal simulation with varying design parameters. Addressing these challenges for the electrical/thermal modeling and analysis of 3D systems necessitates the development of novel numerical modeling methods. This dissertation mainly focuses on developing efficient electrical and thermal numerical modeling and co-simulation methods for 3D integrated systems. The developed numerical methods can be classified into three categories. The first category aims to investigate the interaction between electrical and thermal characteristics for power delivery networks (PDNs) in steady state and the thermal effect on characteristics of through-silicon via (TSV) arrays at high frequencies. The steady-state electrical-thermal interaction for PDNs is addressed by developing a voltage drop-thermal co-simulation method while the thermal effect on TSV characteristics is studied by proposing a thermal-electrical analysis approach for TSV arrays. The second category of numerical methods focuses on developing multiscale modeling approaches for the voltage drop and thermal analysis. A multiscale modeling method based on the finite-element non-conformal domain decomposition technique has been developed for the voltage drop and thermal analysis of 3D systems. The proposed method allows the modeling of a 3D multiscale system using independent mesh grids in sub-domains. As a result, the system unknowns can be greatly reduced. In addition, to improve the simulation efficiency, the cascadic multigrid solving approach has been adopted for the voltage drop-thermal co-simulation with a large number of unknowns. The focus of the last category is to develop fast thermal simulation methods using compact models and model order reduction (MOR). To overcome the computational cost using the computational fluid dynamics simulation, a finite-volume compact thermal model has been developed for the microchannel-based fluidic cooling. This compact thermal model enables the fast thermal simulation of 3D ICs with a large number of microchannels for early-stage design. In addition, a system-level thermal modeling method using domain decomposition and model order reduction is developed for both the steady-state and transient thermal analysis. The proposed approach can efficiently support thermal modeling with varying design parameters without using parameterized MOR techniques.

La diminution de la longueur de grille des transistors a été le moteur essentiel de l’évolution des circuits intégrés microélectroniques ces dernières décennies. Toutefois, cette évolution des circuits microélectroniques a entrainé une densification des lignes d’interconnexion, donc la génération de fortes pertes, des ralentissements et de la diaphonie sur les signaux transmis, ainsi qu’une augmentation de l’impédance parasite des interconnexions. Cette dernière est néfaste pour l’intégrité de l’alimentation des composants actifs présents dans le circuit. Son augmentation multiplie le risque d’apparition d’erreurs numériques conduisant au dysfonctionnement d’un système. Il est donc nécessaire de réduire l’impédance sur le réseau d’alimentation des circuits intégrés. Pour ce faire, les condensateurs de découplage sont utilisés et placés hiérarchiquement à différents étages des circuits et dans leur intégralité (PCB, package, interposeur, puce).Ces travaux de doctorat s’inscrivent dans le cadre des développements récents des nouvelles solutions d’intégration 3D en microélectronique et ils portent sur l’étude de nouvelles architectures de capacités 3D, très intégrées et à fortes valeurs (>1 nF), élaborées en profondeur dans l’interposeur silicium. Ces composants, inspirés des architectures de via traversant le silicium (TSV, Through Silicon Via), sont nommées Through Silicon Capacitors (TSC). Ils constituent un élément clef pour l’amélioration des performances des alimentations des circuits intégrés car elles pourront réduire efficacement la consommation des circuits grâce à cette intégration directe de composants passifs dans l’interposeur silicium qui sert d’étage d’accueil des puces. Ces composants tridimensionnels permettent en effet d’atteindre de grandes densités de capacité de 35 nF/mm². Les enjeux sont stratégiques pour des applications embarquées et à haut débit et plus généralement dans un environnement économique et sociétal conscient de nos limites énergétiques. De plus ces condensateurs de découplage doivent fonctionner à des fréquences atteignant 2 GHz, voire 4 GHz, qui tendent à maximiser les effets parasites préjudiciables aux performances énergétiques des alimentations. Ceci est rendu possible par l’optimisation de leur intégration et l’utilisation de couches de cuivre avec, une bonne conductivité supérieure à 45 MS/m, comme électrodes.Les technologies d’élaboration des condensateurs TSC ont été développées au sein du CEA-LETI et de STMicroelectronics. Leur comportement électrique restait jusqu’alors mal connu et leurs performances difficiles à quantifier. Les études menées dans cette thèse consistaient à modéliser ces nouveaux composants en prenant en compte les paramètres matériaux et géométriques afin de connaitre les effets parasites. Les modèles électriques établis ont été confrontés à des caractérisations électriques effectuées sur une large bande de fréquence (du DC à 40 GHz). Ainsi ce travail a permis d’optimiser une architecture de capacité et leur intégration dans un réseau d’alimentation d’un circuit intégré 3D a pu montrer leur efficacité pour des opérations de découplage. / The decrease of transistor’s gate length was the key driver of the development of microelectronic integrated circuits in recent decades. However, this development of microelectronic circuits has led to a greater density of interconnection lines, generating high losses, slowdowns and crosstalk on the transmitted signals, and an increase of the parasitic impedance of interconnections lines. The latter is detrimental to the power integrity of the active components in the circuit. Its increase increases the risk of developing numerical errors leading to a system’s malfunction. It is therefore necessary to reduce the impedance of the power distribution network of integrated circuits. To do this, the decoupling capacitors are used and placed hierarchically on different floors of the circuits and in their entirety (PCB, package, interposer, chip).These doctoral works are in the context of recent developments in new 3D integration solutions in microelectronics and they carry on studying new 3D capacitors, highly integrated, presenting high capacitance values (> 1 nF), and developed by using the depth of silicon interposeur level. Inspired from the Through Silicon Vias (TSV), these newly developed 3D capacitors are named Through Silicon Capacitors (TSC). They are a key element for improving the performance of the power integrated circuits because they can efficiently reduce the consumption of circuits thanks to their direct integration in silicon interposer which is used to stack chips. These 3D components allow tor reach high capacitance density up to 35 nF/mm². The issues are strategic for high speed embedded applications and more generally in an economic and societal environment aware of our energy limits. Moreover these decoupling capacitors must operate at frequencies up to 2 GHz or 4 GHz, which tend to maximize the parasitic effects which affect the energy efficiency of power distribution networks. This is made possible by optimizing their integration and by the use of copper layers with a good conductivity higher than 45 MS / m conductivity as electrodes.The technologies used to fabricate the TSC are developed by CEA-LETI and STMicroelectronics. The electrical behavior of those TSC remained hitherto little known and their performances difficult to quantify. The studies conducted in this thesis were to model these new components by taking into account the material and geometrical parameters in order to know the parasitic effects. The established electrical models have faced electrical characterizations carried out over a wide frequency range (DC to 40 GHz). This work allow to optimize the TSC architecture and their integration in a power distribution network (Power Distribution Network - NDS) prove that they are good candidate for decoupling operations.

Afin d’améliorer les performances électriques dans les circuits intégrés en 3D, une large modélisation électromagnétique et une caractérisation haute fréquence sont requises. Cela a pour but de quantifier et prédire les phénomènes de couplage par le substrat qui peuvent survenir dans ces circuits intégrés. Ces couplages sont principalement dus aux nombreuses interconnexions verticales par unité de volume qui traversent le silicium et que l’on nomme « Through Silicon Vias » (TSV).L’objectif de cette thèse est de proposer des règles d’optimisation des performances, à savoir la minimisation des effets de couplage par les substrats en RF. Pour cela, différentes configurations de structures de test utilisées pour analyser le couplage sont caractérisées.Les caractérisations sont effectuées sur un très large spectre de fréquence. Les paramètres d’analyse sont les épaisseurs du substrat, les architectures des vias traversant (diamètres, densités, types de barrières), ainsi que la nature des matériaux utilisés. Des modèles électriques permettant de prédire les phénomènes de couplage sont extraits. Différents outils pour l’analyse de ces effets, sont développés dans notre laboratoire. Parallèlement un important travail de modélisation 3D est mené de façon à confronter mesure et simulation et valider nos résultats. Des stratégies d’optimisation pour réduire ces phénomènes dans les circuits 3D ont été proposées, ce qui a permis de fournir de riches informations aux designers. / In order to improve the electrical performance in 3D integrated circuits, a large electromagnetic modeling and a high frequency characterization are required. This has for goal to quantifiy and predicts the substrate coupling phenomena that can occur in these integrated circuits. These couplings are mainly due to the numerous vertical interconnections existing in a small volume and passing through the silicon, and so called “Through Silicon Vias” (TSV). The objective of this thesis is to propose rules for electrical performance optimization, in order to minimize the coupling effects in RF substrates. For this reason, different test structures configurations used to analyze the coupling are characterized.The characterizations are performed on a very wide frequency spectrum. The analysis parameters are the thicknesses of the substrate, the TSV architectures (diameters, densities, types of barriers), and the nature of the used materials. Electrical models for predicting the coupling phenomena are extracted. Different tools for the analysis of these effects are developed in our laboratory. At the same time, a considerable amount of 3D modeling is conducted to compare measurements with simulations and validate our results. Optimization strategies to reduce coupling phenomena in 3D circuits have been proposed; this has provided a wealth of information to designers.

Cette étude constitue une contribution dans un grand projet européen dénommé : 3DICE (3D Integration of Chips using Embedding technologies). La fiabilité mécanique et thermomécanique des composants 3D a été étudiée par des essais normalisés et des simulations numériques. L’essai de chute et le cyclage thermique ont été sélectionnés pour la présente étude. Des analyses de défaillance sont menées pour compléter les approches expérimentales. Les propriétés mécaniques des éléments constituant les composants ont fait l’objet d’une compagne de caractérisation complétée par des recherches bibliographiques. Les simulations numériques, dynamiques transitoires pour l’essai de chute et thermomécanique pour l’essai de cyclage thermique, ont été réalisées pour une estimation numérique de la tenue mécanique des composants. Les modèles numériques sont utilisés pour optimiser le design des composants et prédire les durées de vie en utilisant un modèle de fatigue. / This work establishes a contribution in an important European project mentioned 3DICE (3D Integration of Chips using Embedding technologies). The mechanical and thermomechanical reliability of 3D microelectronic components are studied by employing standardized tests and numerical modeling. The board level drop test and thermal cycling reliability tests are selected for this study. Failures analysis has been used to complete the experimental study. The mechanical properties of elements constituting the microelectronic components were characterized using DMA, tensile test and nanoindentation. Bibliographical researches have been done in order to complete the materials properties data. Numerical simulations using submodeling technique were carried out using a transient dynamic model to simulate the drop test and a thermomechanical model for the thermal cycling test. Numerical results were employing in the design optimization of 3D components and the life prediction using a fatigue model.