Les générateurs de suites binaires aléatoires constituent la partie primordiale d'un système cryptographique. La vitesse, la qualité des suites générées, la sécurité et la consommation jouent un rôle essentiel dans le choix d'un générateur. La sécurité du système cryptographique augmente si un tel système peut être réalisé dans un seul circuit.Le travail de recherche développé consiste donc en la réalisation d'un générateur de nombres aléatoires fonctionnant en basse consommation, basse vitesse. Le circuit proposé est de type analogique et valide l'ensemble des tests NIST assurant le caractère du signal. Une réalisation sur Silicium en technologie 0,35μm a été implémentée et validée via les tests NIST développés sous Matlab. De ce travail de thèse, un certain nombre de publications ont montré la plus-value recherche des résultats. / Random binary sequences generators constitute the essential part of a system Cryptographic. The speed, quality of generated suites, safety and consumption play an essential role in the selection of a generator. The security of the cryptographic system increases if such a system can be realized in a single circuit.The developed research work consists in the realization of a random number generator running in low power, low speed. The proposed circuit is analog and Valid all NIST tests ensuring the randomness of a signal.A realization on silicon in 0,35μm technology has been implemented and validated through NIST developed tests Matlab. In this thesis, a number of publications have demonstrated the added value search results.

Dans les technologies CMOS avancées, les défauts microscopiques localisées à l'interface Si (Nit) ou dans l'oxyde de grille (Nox) dégradent les performances des transistors CMOS, en augmentant le bruit de basse fréquence (LFN). Ces défauts sont généralement induits par le processus de fabrication ou par le vieillissement de l'appareil sous tension électrique (BTI, porteurs chauds). Dans des transistors canal SiGe ou III-V, leur densité est beaucoup plus élevé que dans le silicium et leur nature microscopique est encore inconnue. En outre, en sub 10 nm 3D comme nanofils, ces défauts répartis spatialement induisent des effets stochastiques typiques responsables de la "variabilité temporelle" de la performance de l'appareil. Cette nouvelle composante dynamique de la variabilité doit maintenant être envisagée en plus de la variabilité statique bien connu pour obtenir circuits fonctionnels et fiables. Aujourd'hui donc, il devient essentiel de bien comprendre les mécanismes de piégeage induites par ces défauts afin de concevoir et fabriquer des technologies CMOS robustes et fiables pour les nœuds de sub 10 nm. / In advanced CMOS technologies, microscopic defects localized at the Si interface (Nit) or within the gate oxide (Nox) degrade the performance of CMOS transistors, by increasing the low frequency noise (LFN). These defects are generally induced by the fabrication process or by the ageing of the device under electrical stress (BTI, Hot Carriers). In SiGe or III-V channel transistors, their density is much higher than in silicon and their microscopic nature still is unknown. In addition, in sub 10nm 3D like nanowires, these spatially distributed defects induce typical stochastic effects responsible for “temporal variability” of the device performance. This new dynamic variability component must now be considered in addition of the well-known static variability to obtain functional and reliable circuits. Therefore today it becomes essential to well understand the trapping mechanisms induced by these defects in order to design & fabricate robust and reliable CMOS technologies for sub 10nm nodes.

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A l’heure où la miniaturisation des technologies CMOS sur substrat massif atteint des limites, la technologie FDSOI (silicium sur isolant totalement déserté) s’impose comme une alternative pour l’industrie en raison de ses meilleures performances. Dans cette technologie, l’utilisation d’un substrat SOI ultramince améliore le comportement des transistors MOSFETs et garantit leur intégrité électrostatique pour des dimensions en deçà de 28nm. Afin de lui intégrer de nouvelles fonctionnalités, il devient nécessaire de développer des applications dites « haute tension » comme les convertisseurs DC/DC, les régulateurs de tension ou encore les amplificateurs de puissance. Cependant les composants standards de la technologie CMOS ne sont pas capables de fonctionner sous les hautes tensions requises. Pour répondre à cette limitation, ces travaux portent sur le développement et l’étude de transistors MOS haute tension en technologie FDSOI. Plusieurs solutions sont étudiées à l’aide de simulations numériques et de caractérisations électriques : l’hybridation du substrat (gravure localisée de l’oxyde enterré) et la transposition sur le film mince. Une architecture innovante sur SOI, le Dual Gound Plane EDMOS, est alors proposée, caractérisée et modélisée. Cette architecture repose sur la polarisation d’une seconde grille arrière pour offrir un compromis RON.S/BV prometteur pour les applications visées. / Nowadays the scaling of bulk silicon CMOS technologies is reaching physical limits. In this context, the FDSOI technology (fully depleted silicon-on-insulator) becomes an alternative for the industry because of its superior performances. The use of an ultra-thin SOI substrate provides an improvement of the MOSFETs behaviour and guarantees their electrostatic integrity for devices of 28nm and below. The development of high-voltage applications such DC/DC converters, voltage regulators and power amplifiers become necessary to integrate new functionalities in the technology. However, the standard devices are not designed to handle such high voltages. To overcome this limitation, this work is focused on the design of a high voltage MOSFET in FDSOI. Through simulations and electrical characterizations, we are exploring several solutions such as the hybridization of the SOI substrate (local opening of the buried oxide) or the implementation in the silicon film. An innovative architecture on SOI, the Dual Ground Plane EDMOS, is proposed, characterized and modelled. It relies on the biasing of a dedicated ground plane introduced below the device to offer promising RON.S/BV trade-off for the targeted applications.

Les materiaux à forte mobilité comme l’InGaAs et le SiGe sont considérés comme des candidats potentiels pour remplacer le Si dans les circuits CMOS futurs. De nombreux défis doivent être surmontés pour transformer ce concept en réalité industrielle. Cette thèse couvre les principaux challenges que sont l’intégration de l’InGaAs sur Si, la formation d’oxydes de grille de qualité, la réalisation de régions source/drain auto-alignées de faible résistance, l’architecture des transistors ou encore la co-intégration de ces matériaux dans un procédé de fabrication CMOS.Les solutions envisagées sont proposées en gardant comme ligne directrice l’applicabilité des méthodes pour une production de grande envergure.Le chapitre 2 aborde l’intégration d’InGaAs sur Si par deux méthodes différentes. Le chapitre3 détaille le développement de modules spécifiques à la fabrication de transistors auto-alignés sur InGaAs. Le chapitre 4 couvre la réalisation de différents types de transistors auto-alignés sur InGaAs dans le but d’améliorer leurs performances. Enfin, le chapitre 5 présente trois méthodes différentes pour réaliser des circuits hybrides CMOS à base d’InGaAs et de SiGe. / High-mobility channel materials such as indium-galium-arsenide (InGaAs) and silicon-germanium(SiGe) alloys are considered to be the leading candidates for replacing silicon (Si) in future lowpower complementary metal-oxide-semiconductor (CMOS) circuits. Numerous challenges haveto be tackled in order to turn the high-mobility CMOS concept into an industrial solution. Thisthesis addresses the majors challenges which are the integration of InGaAs on Si, the formationof high-quality gate stacks and self-aligned source and drain (S/D) regions, the optimizationof self-aligned transistors and the co-integration of InGaAs and SiGe into CMOS circuits. Allinvestigated possible solutions are proposed in the framework of very-large-scale integration requirements.Chapter 2 describes two different methods to integrate InGaAs on Si. Chapter 3 detailsthe developments of key process modules for the fabrication of self-aligned InGaAs metal-oxidesemiconductorfield-effect transistors (MOSFETs). Chapter 4 covers the realization of varioustypes of self-aligned MOSFETs towards the improvement of their performance. Finally, chapter5 demonstrates three different methods to make hybrid InGaAs/SiGe CMOS circuits.

Parmi les plus important dispositifs pour l'industrie des semi-conducteurs, le transistor “Metal Oxide Semiconductor Field-Effect Transistor” (MOSFET) est largement utilisé pour le développement d'un grand nombre d'applications électroniques. La miniaturisation de ces dispositifs MOSFET a été un processus très efficace pour améliorer la performance de la technologie “Complementary Metal-Oxide Semiconductor” (CMOS). La mise à l'échelle des transistors selon “scaling rules” a permis l'amélioration des performances jusqu'à nœud technologique 90 nm, mais la diminution continue des dimensions MOSFET fait face à des limitations physiques et économiques. Afin de surmonter ces limitations et de parvenir à l'exigence de performance, plusieurs “boosters” ont été explorées par l’industrie des semi-conducteurs, notamment l'utilisation de dispositifs efficaces tel que "Fully Depleted Silicon On Insulator" (FDSOI), dont l'architecture a été choisie pour être explorée dans ce travail.Pour la technologie CMOS ultime, la modélisation fiable du transport électronique est une préoccupation majeure. Ce travail de thèse vise à améliorer la modélisation de dispositifs ultimes FDSOI, concentré sur le transport des porteurs. Dans ce scénario, “Technological Computer-Aided Design” (TCAD) basé sur des modèles Densité-Gradient et de Dérive-Diffusion se présente comme un outil rapide et puissant pour soutenir le développement technologique dans le secteur technologique. Cependant, nous avons montré que leur précision pour prédire les nœuds avancés est souvent douteuse. Afin de surmonter ce problème, nous avons présenté un outil de simulation à deux dimensions (UTOXPP) basé sur des modèles physiques et qui est implementé sur une efficace architecture C++ avec une bonne interface graphique. Au moyen de la méthode Finite-Difference, nous décrivons une stratégie de modélisation complète pour les parties les plus importantes de ce outil, à savoir 1.5D Poisson-Schrödinger, Quantum Drift-Diffusion et les modèles de mobilité de la formulation Kubo-Greenwood et de la fonction de Green hors equilibrium (NEGF). Les résultats de simulation ont montré l'efficacité de UTOXPP pour résoudre les effets quantiques à la fois pour la distribution de charge et également pour le transport des dispositifs choisis. L'objectif de ce travail de thèse a été réalisée puisque UTOXPP se montré capable de fournir des résultats fiables et rapides pour les nœuds avancés, raison d'être un excellent choix pour l'usage quotidien dans la industrie. / One of the most important device for semiconductor industry nowadays is the Metal Oxide Semiconductor Field-Effect Transistor (MOSFET) which is hugely applied in the development of a vast number of electronic applications. The downscaling of MOSFET geometry has been a very successful process to improve the performances of Complementary Metal-Oxide Semiconductor (CMOS) devices. The scaling of transistors dimensions according to scaling rules enabled the performance improvements up to the 90 nm technology node, but the continuous shrinking of MOSFET dimensions faces both physical and economical limitations. In order to overcome these limitations and achieve the performance requirement, several “boosters” have been explored by the semiconductor industries, notably the use of alternative device structures such as “Fully Depleted Silicon On Insulator” (FDSOI), whose architecture has been chosen to be explored in this work.For advanced CMOS technology, robust and predictive electronic transport modeling is a major concern. This PhD work intended to improve the device modeling for ultimate FDSOI devices, with a particular focus on carrier transport. In this scenario, Technological Computer-Aided Design (TCAD) based on Density-Gradient and Drift-Diffusion models arise as a fast and powerful tool to support the technological development within the industry, however we have shown that their accuracy for predicting advanced nodes is often doubtful. In order to overcome this issue, we presented a two-dimensional simulation tool (UTOXPP) based on physical models which makes use of state of the art C++ architecture and accounts for a complete and friendly GUI. By means of Finite-Difference method, we describe a complete modeling strategy for the most important parts of the solver, namely 1.5D Poisson-Schrödinger, Quantum Drift-Diffusion and the mobility models from Kubo-Greenwood formulation and Nonequilibrium Green’s function (NEGF). Simulation results showed the efficiency of UTOXPP for solving electrostatics and the quantum effects for both carrier distribution and transport for the given devices. The objective of this PhD work has been achieved as UTOXPP delivers reliable results for advanced nodes in a timely manner, being an excellent choice for the industrial daily use.

Le sujet de thèse a pour objectif de revisiter le paradigme d'acquisition d'images dans les circuits intégrés pour le rendre robuste et scalable en technologies nanométriques (telles que le 28nm FDSOI). Ceci, afin de répondre aux contraintes d’imagerie imposée par des applications de type internet des objets. Dans ce cas, un système sur puce (SoC) hétérogène conçut en technologie avancée permettrait de répondre aux contraintes de consommation d’énergie. L’utilisation des imageurs standard actuels n’est alors pas compatible avec cette exigence à cause de leur consommation excessive et leur non compatibilité avec les technologies FDSOI 28nm. De plus, les ressources importantes de calcul numérique disponibles dans ces types de SoC couplées avec de nouveaux modes de captures d'images permettraient d’atteindre des niveaux de consommation d’énergie extrêmement bas tout en offrant la possibilité d’implémenter des algorithmes de traitement d’image complexes. Après une étude bibliographique sur les différentes méthodes d’acquisition d’image ainsi qu’une étude bibliographique sur les imageurs en technologies dites avancées pour l’imagerie et pour des applications basse consommation, il a été montré qu’il était nécessaire de numériser au plus tôt l’information lumineuse reçue par le capteur. C’est pourquoi le sujet a été orienté vers une architecture de type événementielle. L’architecture d’un capteur d’image événementiel avec traitement intelligent associé a été développée, en prenant en considération les contraintes liées à la technologie. Afin de définir ces contraintes, un circuit de test de pixel en FDSOI 28nm a été réalisé permettant d’évaluer la réponse électro-optique. Les pixels ont chacun des types et des tailles de photodiodes différentes afin de valider le type et la taille les plus efficaces. Deux architectures événementielles ont été étudiées durant cette thèse afin de répondre aux contraintes d’une implémentation en technologies FDSOI 28nm : une architecture de type « Time-to-first-Spike » (TTFS) avec un système d’inhibition et une architecture dite « multi-bus » utilisant les possibilités d’interconnections denses offertes par la technologie. Ces deux architectures visent à réduire le flot de données sortant ainsi que la consommation d’énergie. Les traitements associés à l’acquisition ont été validés par des simulations MATLAB émulant l’acquisition événementielle et les prétraitements. Ce système de vision extrait donc une carte binaire correspondant aux contrastes locaux en utilisant un principe d’inhibition par bloc. Cette architecture de traitement est basée sur le pixel TTFS (et son principe d’inhibition) en adaptant son implémentation. La carte binaire est extraite de manière synchrone ce qui permet d’éviter l’ajout de matériel lié à une implémentation purement événementielle. Cette carte binaire peut servir dans des applications telles que de la détection de mouvement, ou de la classification telles que la méthode des histogrammes des gradients (HoG) le permet. La carte binaire extraite se rapproche des motifs binaires locaux (LBP) qui sont des outils fréquemment utilisés dans la détection et la reconnaissance de visage. Une partie de la thèse a également été consacrée à l’exploitation des possibilités qu’offre la technologie FDSOI 28nm. Notamment des architectures pixels utilisant une photodiode sous le transistor ont été étudiées. Il a également été développé dix matrices de 3 par 3 pixels en intégration 3D séquentielle utilisant la technologie CoolCube™ du LETI. / The goal of this thesis is to study new image acquisition paradigm in integrated vision circuits to enhance their robustness and scalability using nanometric technologies (such as the 28nm FDSOI) in order to satisfy the imaging constraints imposed by applications such as Internet of Things. In this case, a heterogeneous system-on-chip (SoC) designed in advanced technology would meet the energy consumption constraints. Using standard imagers is not compatible with this requirement because of their excessive power consumption and their architectures non-compatible with 28nm FDSOI technologies. In addition, in these SoC, significant available digital computational resources coupled with new image acquisition modes would allow ultra-low power consumption while providing the ability to implement complex image processing.After a bibliographic study on the state of the art on image acquisition methods and a study on imagers designed with advanced technologies and on low-power applications, it has been shown that it is necessary to quickly digitize light information received by the sensor (i.e. in the pixel). This is why the subject has been oriented towards an event-based vision sensor architecture.The architecture of an event-based image sensor with its associated smart processing has been developed, taking into account technology constraints. In order to define these constraints, a 28nm FDSOI pixel test circuit has been carried out to evaluate the electro-optical response. Each pixel has a different type and size of photodiodes in order to validate the most effective type and size.Two event-based architectures were studied during this thesis in order to fit with the constraints of an implementation in 28nm FDSOI technologies: a "Time-to-first-Spike" (TTFS) architecture with an inhibition system and an architecture called "multi-bus "using the dense interconnections possibilities offered by the technology. These two architectures aim to reduce the data throughput as well as energy consumption.The processing associated to the acquisition have been validated by MATLAB simulations emulating the event acquisition and pre-processing. This vision system therefore extracts a binary map corresponding to the local contrasts using block inhibition mechanism. This processing architecture is based on TTFS pixel (and its inhibition mechanism) with a dedicated pixel schematic. The binary map is extracted in a synchronous manner, thus avoiding hardware addition inherent to an AER (Adress Event Representation) implementation. This binary map can be used for applications such as motion detection, or classification such as histogram of gradient method (HoG). This extracted binary map approaches local binary patterns (LBP), which are frequently used tools in face detection and recognition.A part of this thesis has been dedicated also to the exploration of FDSOI 28nm capabilities in terms of pixel implementation. Notably, by studying pixels using a photodiode under the FDSOI transistor. It has also been developed ten 3 by 3 pixels matrices using 3D integration with LETI technology CoolCube™.

Alors que la miniaturisation des transistors suivant la loi de Moore semble ralentir dû à des limites physique, technologique et économique, il devient essentiel de trouver des alternatives afin de répondre à la demande croissante en électronique : informatique et télécommunication, objets intelligents et interconnectés, domaine médical et biologique… En cela, l’utilisation de la troisième dimension, par opposition à la fabrication planaire de composants électrique, semble être une option prometteuse. L’intégration 3D permet en effet d’incorporer plus de composants sur une même surface en les empilant à un coût technologique et économique plus faibles que celui de la miniaturisation. En particulier, l’intégration séquentielle ou CoolCubeTM au CEA-Leti permet de profiter pleinement de la troisième dimension en fabriquant successivement les uns sur les autres chaque étage d’une puce, permettant un alignement optimal des transistors unitaires à chaque niveau. Néanmoins, plusieurs verrous technologiques particuliers à l’intégration 3D Séquentielle doivent alors être levés.Dans ce manuscrit, nous nous intéresserons à la réduction du budget thermique pour la fabrication des transistors supérieurs, nécessaire afin de ne pas endommager les étages inférieurs lors de la réalisation des composants sus-jacents. Nous commencerons par définir le budget thermique maximal afin de ne pas dégrader les couches inférieures avant d’identifier les briques technologiques impactées lors de la fabrication d’un transistor. Nous verrons alors dans ce manuscrit qu’il sera non seulement nécessaire d’étudier de nouveaux matériaux, mais aussi de nouveaux procédés voire de nouvelles techniques de recuit. Plus particulièrement, nous évaluerons tout d’abord l’utilisation des diélectriques low-k comme espaceurs de grille permettant notamment d’améliorer les performances dynamiques des composants. Ensuite, nous présenterons différentes stratégies de préparation de surface et de croissance épitaxiale à basse température pour la réalisation des sources et drains surélevés. Enfin, nous étudierons l’impact d’un budget thermique faible ainsi que de nouvelles techniques de recuits micro-onde et laser sur les propriétés de l’empilement de grille. Nous verrons en particulier que la difficulté principale d’une intégration à bas budget thermique est l’obtention d’une bonne fiabilité des transistors. Toute cette étude nous permettra alors de proposer des solutions à l’intégration d’un transistor à un bas budget thermique compatible avec l’intégration 3D Séquentielle. / As the scaling of transistors following Moore’s law seems to slow down due to physical, technological and economical barriers, it becomes mandatory to find alternatives to cope with the increasing demand in electronics: computing and telecommunication, smart and interconnected objects, medical and biological fields… To that end, the use of the third dimension, in opposition to the planar processing of electronical devices, appears to be a promising option. Indeed, 3D integration allows incorporating more devices per area by stacking them at a lower technological and economical cost than scaling. More specifically, 3D sequential or CoolCubeTM at CEA-Leti allows benefiting fully from the third dimension by processing successively one on top of each other each level of a die, allowing an optimal alignment of single transistors at each layer. However, several technological barriers specific to 3D Sequential Integration need then to be alleviated.In this work, we will study the reduction of thermal budget for the transistors fabrication, which is required to not damage bottom levels during the processing of top devices. First, we will define the maximal thermal budget in order not to degrade bottom layers prior to identifying the technological modules impacted during the fabrication of a transistor. We will then see in this work that not only new materials need to be studied, but also new processes and new annealing techniques. Specifically, we will first evaluate the use of low-k dielectrics as gate offset spacers, allowing the improvement of devices dynamic performance. Then we will present different strategies of surface preparation and epitaxial growth at low temperature for the formation of raised sources and drains. Finally, we will study the impact of a low thermal budget process flow along with novel microwaves and laser annealing techniques on the gate stack properties. In particular, we will see that the biggest challenge in a low thermal budget integration is to get a good reliability of transistors. This study leads to a proposed low thermal budget process flow for transistor fabrication compatible with 3D Sequential Integration.

Les MOSFET III-V sont considérés comme des candidats potentiels pour les futures générations d'applications à base de logique CMOS, grâce à leurs remarquables propriétés de transport.D'un autre côté, ils souffrent de désavantages physiques (tels que les courants tunnels ou leur faible densité d'états), et de difficultés technologiques (en particulier les états d'interface), qui peuvent détériorer leur performance.Dans cette thèse, un modèle physique et compact du MOSFET III-V est établi. Il inclut une description des effets canaux courts, de la charge d'inversion (considérant aussi les effets de structure de bandes dans les canaux fins), les caractéristiques de transport, les courants tunnels, et les composants externes tels que les résistances d'accès et les capacités parasites.En utilisant ce modèle, la performance des MOSFET III-V est évaluée par rapport à celle du Si, et une feuille de route incluant ces dispositifs est présentée.Il est démontré que les canaux à matériaux III-V pourraient présenter une meilleure performance que le Si, pourvu que le problème des pièges d'interface soit résolu. Si tel est le cas, ils pourraient être introduits au noeud "7nm".La densité de pièges, à partir de laquelle la performance des MOSFET III-V devient pire que celle du Si, dépend de l'architecture considérée.Enfin, les canaux très fins nécessaires pour atteindre une bonne performance avec les matériaux III-V risquent de poser des problèmes de variabilité, qui pourraient avec des répercussions négatives au niveau de la conception du circuit. / III-V MOSFETs are considered as a potential candidate for next generation CMOS logic applications thanks to their remarkable transport properties.On the other hand, they suffer from several physical drawbacks (such as tunneling currents or low density-of-states) and technological difficulties (in particular interface traps), which may deteriorate their performance.In this thesis, a physical compact model of the III-V MOSFET is established. It includes a description of short-channel effects, inversion charge (also considering bandstructure effects in thin channels), transport characteristics, tunneling currents, and external components such as access resistances and fringe capacitances. Using this model, the performance of III-V MOSFETs is benchmarked against Si, and a possible roadmap including these devices is presented. It has been found that the III-V channels may feature a significant performance advantage over Si, provided that the interface traps issue be solved. In that case, they may be introduced at the "7nm" node. The critical trap density, above which the performance of III-V MOSFETs degrades below Si, depends on the architecture considered. Finally, the very thin channels required to achieve a good performance with III-V materials may raise variability issues that could reverberate negatively at the circuit design level.

Aplicações em ambientes expostos a elevados níveis de radiação ionizante impõem uma série de desafios ao desenvolvimento de projetos de circuitos integrados na tecnologia Complementary Metal–Oxide–Semiconductor (CMOS), uma vez que circuitos CMOS estão sujeitos às falhas transientes oriundas de radiação externa. Num circuito do tipo CMOS, as áreas sensíveis aos efeitos da incidência de partículas ionizantes são as regiões dreno-substrato reversamente polarizadas, existentes nos transistores em regime de corte (VARGAS; NICOLAIDIS, 1994). Com o avanço tecnológico e consequente diminuição das dimensões dos dispositivos semicondutores, estes efeitos degradantes tornam-se uma preocupação constante devido às menores características físicas dos transistores (WANG et al., 2007). Os circuitos integrados apresentam, durante a sua vida útil, um processo de degradação das suas características iniciais. Assim, a esse processo de degradação também chamamos de envelhecimento (aging). É um processo lento e cumulativo provocado por todos os mecanismos que acabam por alterar os parâmetros físicos e eléctricos dos circuitos, diminuindo o seu tempo de vida útil (FU; LI; FORTES, 2008). Dentre os efeitos de variabilidade temporal, os que mais têm causado interesse da comunidade científica são o Randon Telegraph Noise (RTN) com sua origem na atividade de traps (armadilhas) de interface e Single Event Transients (SET) com sua origem na radiação ionizante ao qual o circuito é exposto. Em relação aos efeitos de degradação destaca-se o efeito Bias Temperature Instability (BTI) (VALDUGA, 2012), que da mesma forma que o RTS, tem sua origem vinculada aos efeitos das traps.Modelos padrão para simulação elétrica de circuitos não levam em consideração os efeitos causados por armadilhas de cargas tais como Bias Temperature Instability (BTI) e Random Telegraph Noise (RTN). Tais variabilidades em nível de dispositivo podem causar perda de confiabilidade, como por exemplo, o surgimento de Propagation-Induced Pulse Broadening (PIPB). Conforme o escalonamento (scaling) tecnológico, a velocidade das portas lógicas aumenta e os SETs podem ser propagados através de circuito combinacional e, inclusive, sofrer alargamento, caso a largura do pulso transiente supere um valor mínimo crítico que depende da tecnologia (DODD et al., 2004), caracterizando assim um PIPB. Com base nisso, técnicas de injeção de falhas usadas em circuitos complexos não se mostram eficientemente previsíveis, levando a uma subestimativa da sensibilidade de circuitos à propagação de SETs. Com a utilização de um simulador elétrico que agrega a análise de BTI, temos melhores estimativas dos efeitos de PIPB na degradação de um circuito, que pode provocar violações de temporização em sistemas síncronos. Dessa forma, pode-se então trabalhar em uma projeção do circuito de forma a torná-lo mais robusto em relação aos efeitos de envelhecimento e na proteção às falhas transientes. Com base no que foi anteriormente apresentado, este trabalho analisa o comportamento de circuitos através de simulações elétricas de radiação ionizante, permitindo avaliações da suscetibilidade e confiabilidade de circuitos integrados aos efeitos de falhas transientes. Para a realização destes experimentos, foram realizadas simulações elétricas considerando-se os efeitos de envelhecimento. Para uma cadeia lógica de 2000 inversores sequencialmente dispostos na tecnologia 32nm pode-se prever que o pulso transiente está sujeito a um alargamento de sete vezes sua largura inicial no momento da incidência, para transistores em suas dimensões mínimas. A partir da proposta apresentada, pode-se determinar a possibilidade de alargamento ou atenuação de um SET ao longo do circuito de maneira eficiente para que as devidas precauções possam ser tomadas. / Applications in environments exposed to high levels of ionizing radiation impose a number of challenges for the development of integrated circuit designs in CMOS technology. CMOS circuits are vulnerable to transient faults from external radiation. In a CMOS circuit, areas sensitive to the effects of ionizing particle incidence are as reverse polarized drain-substrate regions in the transistors at cut-off (VARGAS; NICOLAIDIS, 1994). The technological advance and consequent downscaling of semiconductor devices, these degrading factors become a constant concern due to the higher vulnerability to transient faults (WANG et al., 2007). The integrated circuits have during their useful life a process of degradation of their initial characteristics. Thus, this process of degradation is also called aging. It is a slow and cumulative process caused by all the mechanisms that end up changing the physical and electrical parameters of the circuits, decreasing their useful timing life (FU; LI; FORTES, 2008). Among the temporal variability effects, the Randon Telegraph Noise (RTN) with its origin in the activity of traps (interface traps) and Single Event Transients (SET) with their origin in the ionizing radiation circuit is exposed. In terms of the effects of degradation, the Bias Temperature Instability (BTI) effect (VALDUGA, 2012) stands out, which, like the RTS, has its origin linked to the effects of the traps. Standard electrical simulation models do not take into account the effects caused by charged traps such as Bias temperature instability (BTI) and random telegraph noise (RTN). Such device-level variability can cause reduced reliability, for example, the Propagation-Induced Pulse Broadening (PIPB). According to the technological scaling, the speed of the logic gates increases and the SETs can be propagated through a combinational circuit and even may suffer broadening if the transient pulse width exceeds a critical minimum value that depends on the technology (DODD et al., 2004 ), characterizing a PIPB. Based on this, fault injection techniques in complex circuits are not efficiently in predicting, leading to an underestimation of circuit sensitivity to propagation of Single Event Transients (SETs). Using an electrical simulator that aggregates a BTI analysis, we have better estimates of PIPB effects on circuit degradation, which may lead to timing violations in synchronous systems. Then we can put effort in circuit design in order to make it more robust regarding to aging effects and transient faults protection. Based on what has been previously presented, this thesis analyzes the behavior of circuits through electrical simulations of ionizing radiation, allowing susceptibility and reliability evaluations of integrated circuits to the effects of transient faults using electrical simulations. For the accomplishment of these experiments, electrical simulations were performance considering the effects of aging. For a logic chain of 2000 inverters sequentially arranged in the 32nm technology it can be predicted that the transient pulse is subjected to a broadening of seven times its initial width at the time of incidence for transistors with minimum dimensions. From the analysis presented, we can evaluate the possibility of broadening or shrinking of SETs thought the circuit in an efficient way to improve radiation-hardening techniques.