Neste trabalho, foi realizado um estudo da caracterização elétrica dos ISFETs com estrutura Si/SiO2/Si3N4, utilizando pseudoeletrodos de Pt, Ag e Au como alternativas aos eletrodos convencionais para medições de pH. Primeiramente, foram empregados três métodos reportados na literatura (extrapolação linear para obtenção da tensão de limiar, segunda derivada para obtenção da tensão de limiar e corrente de sublimiar, respectivamente) com o objetivo de obter a sensibilidade dos ISFETs (mV/pH) e analisar a confiabilidade dos resultados utilizando eletrodo de referência padrão de Ag/AgCl. Posteriormente, tendo como base o eletrodo de Ag/AgCl, foram estudados os desempenhos de pseudoeletrodos de Pt, Ag e Au nas medidas de pH. Como resultado, observou-se que os pseudoeletrodos de Pt e Ag apresentaram sensibilidades compatíveis com o eletrodo de referência padrão de Ag/AgCl (~50mV/pH) para pH ácido na faixa de 1 a 3. Já o pseudoeletrodo de Au, manteve um comportamento aproximadamente linear ao longo de toda a faixa de pH estudada (1 a 10), porém, com sensibilidade inferior na faixa de 32 à 34mV/pH. / In this work, it is presented a study of the electrical characterization of Si/SiO2/Si3N4 estructured ISFETs using Pt, Ag and Au pseudoelectrodes as alternative references to the conventional ones for pH measurements. At first, it was used three different methods (linear extrapolation method to obtain the threshold voltage, second derivative method to obtain the threshold voltage and subthreshold-current method, respectively) having as objective to obtain the sensitivity of the ISFETs (mV/pH) and to analyze the reliability of the results using the standard Ag/AgCl reference electrode. Subsequently, using the Ag/AgCl electrode as a base for comparation, it was studied the performance of Pt, Ag and Au pseudoelectrodes for pH measurement. As a result, it was observed that the Pt and Ag electrodes presented sensitivity similar to the standard Ag/AgCl reference electrode (~50mV/pH) for pH in the range of 1 to 3. On the other hand, the Au pseudoelectrode presented an approximately linear behavior in all studied range of the pH (1 to 10), but, with lower sensitivity varying in the range of 32 to 34mV/pH.

Este trabalho consiste no projeto de uma Fonte de Tensão de Referência CMOS com coeficiente de temperatura inferior a 50 ppm/ºC. Esta fonte deve ser aplicada em receptores/transmissores de radio freqüência mas pode também ser utilizada em qualquer sistema analógico. A tecnologia utilizada foi a CMOS 0,35 µm da AMS (Austria Micro Systems) com quatro níveis de metal e dois de silício policristalino. A fonte de tensão implementada é do tipo Bandgap e utiliza dispositivos MOS em inversão fraca, um transistor bipolar parasitário e resistores de silício policristalino de alta resistividade. No circuito é produzida uma tensão PTAT (Proportional to Absolute Temperature) que somada a tensão base-emissor do transistor bipolar resulta numa tensão de saída independente da temperatura. O projeto e o desenho do layout desta fonte foram realizados. A partir do layout foram gerados netlists para simulações realizadas utilizando o software ELDO com o modelo MOS BSIM3v3, nas condições de operação típicas, worst speed e worst power. Através destas simulações verificou-se que o circuito atendia as especificações iniciais. O valor da tensão de saída, no entanto, apesar de estar próximo do valor desejado de 1,25 V, variou com as condições de simulação empregadas. Dois circuitos Bandgap diferentes foram enviados para fabricação: um circuito com resistores integrados (dimensões de 220 µm x 76 µm) e outro sem os resistores (dimensões de 190 µm x 36 µm). Este último permite, com o ajuste do valor dos resistores colocados externamente, modificar, se necessário, as condições de operação do circuito. Os circuitos foram caracterizados obtendo-se para o circuito com resistores integrados um coeficiente de temperatura inferior à 40 ppm/ºC, taxa de variação da saída com a tensão de alimentação próxima de 19 mV/V. O valor da tensão de saída a 50 ºC esteve entre 1,1835 V e 1,2559 V (1,25 V ± 67 mV). Para o circuito sem os resistores integrados, obteve-se um coeficiente de temperatura que chegou à 90 ppm/ºC, taxa de variação da saída com a tensão de alimentação inferior à 28 mV/V. O valor da tensão de saída a 50 ºC esteve entre 1,247 V e 1,2588 V (1,25 V ± 9 mV). A faixa de temperatura utilizada para as medidas foi de -30 ºC a 100 ºC. O consumo de corrente dos circuitos é de aproximadamente 14 µA e seu funcionamento é garantido para tensões de alimentação tão baixas quanto 1,8 V. / This work consists in the design of a CMOS Voltage Reference Source with a temperature coefficient inferior to 50 ppm/ºC. This voltage source should be applied in radio frequency receptor/transmitter but can be also applied in any analog system. The technology employed in the design is the CMOS 0.35 µm from the AMS (Austria Micro Systems) with four metal levels and two poly-silicon levels. The implemented voltage source is of the Bandgap type and uses MOS devices in weak inversion, a parasitic bipolar transistor, and resistors made with high resistive poly-silicon. The circuit produces a PTAT (Proportional to Absolute Temperature) voltage that is added to the bipolar transistor base-emitter voltage to build an output voltage independent of temperature. The project and the drawing of the layout of the circuit had been carried out. The netlists of the circuit were generated from the layout and they were employed in simulations done with the software ELDO and the BSIM3v3 MOS model, in typical, worst speed, and worst power conditions. Through these simulations it was verified that the circuit reached the initial specifications. The value of the output voltage, however, although being next to the desired value of 1.25 V, varied with the employed simulation conditions. Two different Bandgap circuits had been sent to the foundry: a circuit with integrated resistors (dimensions of 220 µm x 76 µm) and another one without the resistors (dimensions of 190 µm x 36 µm). This last one allows, with the adjustment of external resistor values, modifying, if necessary, the operation conditions of the circuit. The circuits had been characterized and the circuit with integrated resistors has a temperature coefficient inferior to 40 ppm/ºC, an output variation rate with the power supply close to 19 mV/V. The output voltage value at 50 ºC is between 1.1835 V and 1.2559 V (1.25 V ± 67 mV). The circuit without the resistors has a temperature coefficient as high as 90 ppm/ºC, an output variation rate with the power supply inferior to 28 mV/V. The output voltage value at 50 ºC is between 1.247 V and 1.2588 V (1.25 V ± 9 mV). The temperature range used in the measurements was from -30 ºC to 100 ºC. The current consumption of the circuits is approximately of 14 µA, and they operate with power supply voltages as low as 1.8 V.

Esta dissertação apresenta o projeto de um amplificador de baixo ruído (LNA) para aplicação em 2,4 GHz na tecnologia CMOS 0,35 µm. A metodologia baseia-se na obtenção das dimensões dos dispositivos do circuito considerando o consumo de potência e o desempenho em relação ao ruído. Os resultados mostram que a metodologia implementada é eficaz no projeto de um LNA quando se comparam os resultados obtidos nos cálculos com os resultados obtidos no simulador. A expressão de corrente que considera canal curto impõe maior precisão nos resultados, pois se aplica o ajuste de curva com a curva de corrente obtida pelo simulador. Isto permite maior precisão nos resultados dos cálculos de ruído. O fluxo do projeto baseia-se na implementação de dispositivos ideais obtidos de projeto com o propósito de fazer-se comparações dos resultados de cálculos com as simulações, então, usa-se dispositivos reais e ajusta-se o circuito para encontrar melhores desempenhos quanto às especificações. Os resultados mostram a necessidade de ajuste do circuito quando inserido o modelo do indutor para que se consiga desempenhos próximos dos obtidos inicialmente. Em seguida, realiza-se o layout do circuito e sua extração parasitária para fins de fabricação. Verifica-se que a metodologia apresentada é capaz de direcionar a um projeto de um LNA na tecnologia com resultados finais satisfatórios de ganho, ruído e consumo. Assim os resultados esperados são 14,66 dB de ganho, 1,9 dB de fator de ruído e 2,99 mA de consumo de corrente (9,87 mW em 3,3 V de alimentação) ambos no primeiro estágio. / This work presents the design of a low-noise amplifier (LNA) for application at 2.4 GHz using CMOS 0.35 µm technology. The methodology is based on obtaining the dimensions of the devices taking into account of power consumption and performance on noise. Results show that the implemented methodology is efficient in the design of LNAs when it compares results obtained by calculation and simulation. The expression of current that considers short-channel effects increases the precision of results because curve fitting is applied with the current of the simulator. This permits precision on the results of the noise calculation. The design-flow firstly bases on implementation of ideal devices obtained by design on purposes of doing comparisons between calculated and simulated results, then real devices is used and the circuit is fixed to find better performance regarding the specifications. The results showed the necessity of adjusts in the circuit when the inductor is inserted to reach a closer initial performance. Afterwards, the layout of the circuit and its parasitic extraction are worked out for purposes of fabrication. It is verified that this methodology is capable of directing to the design of LNAs using the proposed technology with satisfactory final results of gain, noise and power consumption. Therefore, the expected results are 14,66 dB of gain, 1,9 dB of noise figure, 2,99 mA of current consumption (9,87 mW within 3.3 V of supply voltage) both of them at first stage.

Este trabalho consiste no estudo e projeto de circuitos Dual-Modulus Prescaler utilizados em sistemas de comunicação RF (radio frequency). Sistemas de comunicação RF trabalham em bandas de freqüência pré-definidas e dentro destas há, normalmente, vários canais para transmissão. Neste caso, decidido o canal onde se vai trabalhar, o receptor e o transmissor geram, através de um circuito chamado Sintetizador de Freqüências, sinais que têm a freqüência igual a freqüência central do canal utilizado. Esses sinais ou tons são empregados na modulação e demodulação das informações transmitidas ou recebidas. O Sintetizador de Freqüências possui como componentes um oscilador controlável, contadores programáveis, comparadores de fase e um divisor de freqüências chamado Dual-Modulus Prescaler. O funcionamento do Sintetizador é descrito a seguir: o Prescaler recebe um sinal proveniente da saída do oscilador controlável e gera um sinal que tem a freqüência igual a aquela do sinal de entrada dividida por N ou N+1, dependendo do valor lógico de um sinal de controle. O sinal gerado por esse circuito divisor será ainda dividido por contadores e comparado a um sinal de referência externo no comparador de fase. O comparador, por sua vez, gera o sinal de controle do oscilador controlável, aumentando ou reduzindo sua velocidade. Pelo ajuste do número de vezes que o circuito Prescaler divide por N ou N+1, se controla a freqüência da saída do Sintetizador. De todos os circuitos que compõe o Sintetizador de Freqüência, apenas o oscilador controlável e o Prescaler trabalham em altas freqüências (freqüência máxima do sistema) e por conseqüência, a velocidade máxima de trabalho e o consumo de potência do Sintetizador dependerão da performance destes. Neste trabalho se utilizou a técnica Extended True Single Clock Phase para se projetar o Prescaler. O projeto do circuito Prescaler foi realizado na tecnologia CMOS (Complementary Metal Oxide Silicon) 0,35 ?m da AMS [Au03a], que satisfaz as necessidades visadas (banda de trabalho centrada em 2,4 GHz) e tem um custo para prototipagem satisfatório. Vários circuitos foram implementados nesta tecnologia e testados, se obtendo um Prescaler que atinge velocidade de 3,6 GHz, consumo de 1,6 mW para tensão de alimentação de 3,3 V. / This work consists of the study and project of circuits Dual-Modulus Prescaler used in communication systems RF (radio frequency). RF Communication Systems work in predefined frequency bands and inside of them, there are several transmission channels. In this case, once decided the channel where we will work, the receiver and the transmitter generate, through a circuit called Frequency Synthesizer, signs that have the same frequency of the central frequency of the used channel. Those signs or tones are used in the modulation and demodulation of the transmitted or received information. The Frequency Synthesizer possesses as components a controllable oscillator, programmable counters, phase comparator and a frequency divider called Dual-Modulus Prescaler. The Synthesizer operation is described: the Prescaler receives a sign from the oscillator and generates an output signal with frequency equal to the frequency of the input signal divided by N or N+1, depending on the logical value of a control sign. The output of the Prescaler will be divided by other counters and compared with an external reference sign in the phase comparator. That comparator, for its turn, generates a control signal for the oscillator, increasing or reducing its speed. By the adjustment of the number of times that the circuit Prescaler divides for N or N+1, the frequency of Synthesizer output is controlled. From all the blocks that compose the Frequency Synthesizer, only the controllable oscillator and the Prescaler work in high frequencies (the maximum frequency of the system), and, in consequence, the maximum speed and the power consumption of the full Synthesizer will depend on the performance of these two blocks. In this work we applied the technique called Extended True Single Clock Phase to design the Prescaler. The project of the circuit Prescaler used the technology CMOS (Complementary Metal Oxide Silicon) 0.35 ?m of AMS [Au03a]. This technology was used because it satisfies the sought needs (work band centered in 2.4 GHz) and has a satisfactory cost. Several circuits were implemented in this technology and tested and it was obtained a Prescaler which reaches 3.6 GHz, 1.6 mW power consumption with power supply of 3.3 V.

Nesta dissertação é apresentada a aplicação da programação geométrica no projeto de uma fonte de tensão de referência de baixa tensão de alimentação que pode ser integrada em tecnologias padrões CMOS. Também são apresentados os resultados experimentais de um projeto da fonte de bandgap feito por um método de projeto convencional, cuja experiência motivou e ajudou ao desenvolvimento da formulação do programa geométrico proposta neste trabalho. O programa geométrico desenvolvido nesta dissertação otimiza o desempenho da fonte de bandgap e agiliza seu tempo de projeto. As expressões matemáticas que descrevem o funcionamento e as principais especificações da fonte de bandgap foram geradas e adaptadas ao formato de um programa geométrico. A compensação da temperatura, o PSRR, o consumo de corrente, a área, a tensão de saída e a sua variação por causa da tensão de offset do OTA, e a estabilidade são as principais especificações deste tipo de fonte de tensão de referência e fazem parte do programa geométrico apresentado neste trabalho. Um exemplo do projeto usando o programa geométrico formulado neste trabalho, mostra a possibilidade de projetar a fonte de bandgap em alguns minutos com erros baixos entre os resultados do programa geométrico e de simulação. / This work presents the application of geometric programming in the design of a CMOS low-voltage bandgap voltage reference source. Test results of a bandgap voltage reference designed via a conventional method are showed, this design experience motivated and helped to formulate the geometric program developed in this work. The geometric program developed in this work optimizes the bandgap source performance and speeds up the design time. The mathematical expressions that describe the bandgap source functioning and specifications were developed and adapted in the geometric program format. The temperature compensation, the PSRR, the current consumption, the area, the output voltage and its variations under the operational tranconductance amplifier offset voltage, and the stability are the main specifications of this type of bandgap reference source and they are included into the geometric program presented in this work. An example of the design using the geometric program formulated in this work, shows the possibility of designing the bandgap source in a few minutes with low errors between the geometric program results and the simulation results.

Este trabalho apresenta o estudo do efeito de elevação atípica da transcondutância na região linear de polarização devido ao efeito de corpo flutuante induzido pela porta (Gate Induced Floating Body Effect - GIFBE) de transistores da tecnologia SOI nMOSFET. Este estudo foi realizado com base em resultados experimentais e em simulações numéricas, as quais foram essenciais para o entendimento físico deste fenômeno. Além de contribuir com a explicação física deste fenômeno, este trabalho explora o efeito de corpo flutuante em diferentes estruturas (transistor de porta única, transistor de porta gêmea, transistor de múltiplas portas e transistores de canal tensionado), diferentes tecnologias e em função da temperatura (100K a 450K). A partir do estudo realizado em dispositivos SOI de porta única analisouse a influência das componentes da corrente de porta que tunelam através do óxido de porta do dispositivo, o potencial da região neutra do corpo do transistor, a taxa de recombinação de portadores, o impacto da redução da espessura do óxido de porta e também as dimensões físicas do transistor. Na análise feita da redução do comprimento de canal, verificou-se também que o GIFBE tende a ser menos significativo para dispositivos ultra-submicrométricos. Analisou-se também o efeito da elevação atípica da transcondutância para transistores SOI totalmente depletados, para os quais, este efeito ocorre apenas quando a segunda interface está acumulada, para as duas tecnologias estudadas (65nm e 130nm). A análise dos dispositivos de porta gêmea, que tradicionalmente são usados com a finalidade de minimizar o efeito de elevação abrupta de corrente de dreno, mostrou uma redução do GIFBE para este tipo de estrutura quando comparada à de porta única devido ao aumento da resistência série intrínseca à estrutura. O efeito de corpo flutuante também foi avaliado em função da temperatura de operação dos dispositivos. Para temperaturas variando de 100K a 450K, notou-se que o valor do limiar de GIFBE aumentou tanto para temperaturas acima de 300K quanto abaixo da mesma. Quando estes resultados são apresentados graficamente, observa-se que o comportamento do limiar de GIFBE com a temperatura resulta no formato de uma letra C, onde o valor mínimo está a 300K. Este comportamento se deve à competição entre o processo de recombinação e a degradação efetiva da mobilidade. Uma primeira análise do GIFBE em diferentes estruturas de transistores também foi realizada. Apesar dos transistores de canal tensionado apresentarem o efeito para valores menores de tensão de porta, este efeito se manifesta com menor intensidade nestes transistores, devido a alta degradação da mobilidade efetiva apresentada pelo mesmo. Entretanto, quando o foco são os transistores de múltiplas portas, os resultados obtidos demonstram que apesar destes dispositivos terem sido fabricados com dielétrico de porta de alta constante dielétrica, o GIFBE ainda ocorre. Esta ocorrência do GIFBE em FinFETs é fortemente dependente da largura do Fin, da dopagem da região de canal e conseqüentemente do acoplamento das portas laterais com a superior. / This work presents the study of the Gate Induced Floating Body Effect (GIFBE) that occurs in the SOI MOSFET technology. This study has been performed based on experimental results and on numerical simulations, which were an essential auxiliary tool to obtain a physical insight of this effect. Besides the contribution on the physical explanation of this phenomenon, in this work, the floating body effect was evaluated for different structures (single gate and twin-gate transistors), different technologies (130nm and 65nm SOI CMOS technology) and as a function of the temperature (100K to 450K). From the study of the single gate devices, it was evaluated the gate tunneling current influence on GIFBE, the body potential in the neutral region, the recombination rate, the front gate oxide thickness reduction impact, besides the physical dimensions of the transistor. In the performed analysis, taking into account the channel length reduction, it was verified that the GIFBE tends to be less important for ultra-submicron devices. The GIFBE only occurs for fully depleted devices when the second interface is accumulated. In this situation, the floating body effect influence on fully depleted devices was also studied for both technologies (65nm and 130nm). The twin-gate devices analysis, that traditionally are used in order to minimize the Kink effect, show a GIFBE reduction for this structure when it is compared to the single gate one. This enhance in the electrical characteristics is due to the series resistance increase that is intrinsic of this structures. When the temperature variation from 100K to 450K was analyzed, it was obtained the C shape behavior for the floating body effect due to a competition between the recombination process and the effective mobility degradation factor. A first evaluation of the GIFBE occurrence in new devices was also performed. When the focus is the strained silicon transistor, a occurrence of GIFBE was obtained for a lower gate voltage. Although, the GIFBE occurs earlier for strained transistor. This effect is less pronounced in this device because it presents strong effective mobility degradation. When the focus is FinFETs, the results show that although this device was fabricated with a high-k gate dielectric, the GIFBE still occurs and is strongly dependent on the device channel width.

Nesta dissertação é apresentada a aplicação da programação geométrica no projeto de uma fonte de tensão de referência de baixa tensão de alimentação que pode ser integrada em tecnologias padrões CMOS. Também são apresentados os resultados experimentais de um projeto da fonte de bandgap feito por um método de projeto convencional, cuja experiência motivou e ajudou ao desenvolvimento da formulação do programa geométrico proposta neste trabalho. O programa geométrico desenvolvido nesta dissertação otimiza o desempenho da fonte de bandgap e agiliza seu tempo de projeto. As expressões matemáticas que descrevem o funcionamento e as principais especificações da fonte de bandgap foram geradas e adaptadas ao formato de um programa geométrico. A compensação da temperatura, o PSRR, o consumo de corrente, a área, a tensão de saída e a sua variação por causa da tensão de offset do OTA, e a estabilidade são as principais especificações deste tipo de fonte de tensão de referência e fazem parte do programa geométrico apresentado neste trabalho. Um exemplo do projeto usando o programa geométrico formulado neste trabalho, mostra a possibilidade de projetar a fonte de bandgap em alguns minutos com erros baixos entre os resultados do programa geométrico e de simulação. / This work presents the application of geometric programming in the design of a CMOS low-voltage bandgap voltage reference source. Test results of a bandgap voltage reference designed via a conventional method are showed, this design experience motivated and helped to formulate the geometric program developed in this work. The geometric program developed in this work optimizes the bandgap source performance and speeds up the design time. The mathematical expressions that describe the bandgap source functioning and specifications were developed and adapted in the geometric program format. The temperature compensation, the PSRR, the current consumption, the area, the output voltage and its variations under the operational tranconductance amplifier offset voltage, and the stability are the main specifications of this type of bandgap reference source and they are included into the geometric program presented in this work. An example of the design using the geometric program formulated in this work, shows the possibility of designing the bandgap source in a few minutes with low errors between the geometric program results and the simulation results.

Este trabalho apresenta o estudo do efeito de elevação atípica da transcondutância na região linear de polarização devido ao efeito de corpo flutuante induzido pela porta (Gate Induced Floating Body Effect - GIFBE) de transistores da tecnologia SOI nMOSFET. Este estudo foi realizado com base em resultados experimentais e em simulações numéricas, as quais foram essenciais para o entendimento físico deste fenômeno. Além de contribuir com a explicação física deste fenômeno, este trabalho explora o efeito de corpo flutuante em diferentes estruturas (transistor de porta única, transistor de porta gêmea, transistor de múltiplas portas e transistores de canal tensionado), diferentes tecnologias e em função da temperatura (100K a 450K). A partir do estudo realizado em dispositivos SOI de porta única analisouse a influência das componentes da corrente de porta que tunelam através do óxido de porta do dispositivo, o potencial da região neutra do corpo do transistor, a taxa de recombinação de portadores, o impacto da redução da espessura do óxido de porta e também as dimensões físicas do transistor. Na análise feita da redução do comprimento de canal, verificou-se também que o GIFBE tende a ser menos significativo para dispositivos ultra-submicrométricos. Analisou-se também o efeito da elevação atípica da transcondutância para transistores SOI totalmente depletados, para os quais, este efeito ocorre apenas quando a segunda interface está acumulada, para as duas tecnologias estudadas (65nm e 130nm). A análise dos dispositivos de porta gêmea, que tradicionalmente são usados com a finalidade de minimizar o efeito de elevação abrupta de corrente de dreno, mostrou uma redução do GIFBE para este tipo de estrutura quando comparada à de porta única devido ao aumento da resistência série intrínseca à estrutura. O efeito de corpo flutuante também foi avaliado em função da temperatura de operação dos dispositivos. Para temperaturas variando de 100K a 450K, notou-se que o valor do limiar de GIFBE aumentou tanto para temperaturas acima de 300K quanto abaixo da mesma. Quando estes resultados são apresentados graficamente, observa-se que o comportamento do limiar de GIFBE com a temperatura resulta no formato de uma letra C, onde o valor mínimo está a 300K. Este comportamento se deve à competição entre o processo de recombinação e a degradação efetiva da mobilidade. Uma primeira análise do GIFBE em diferentes estruturas de transistores também foi realizada. Apesar dos transistores de canal tensionado apresentarem o efeito para valores menores de tensão de porta, este efeito se manifesta com menor intensidade nestes transistores, devido a alta degradação da mobilidade efetiva apresentada pelo mesmo. Entretanto, quando o foco são os transistores de múltiplas portas, os resultados obtidos demonstram que apesar destes dispositivos terem sido fabricados com dielétrico de porta de alta constante dielétrica, o GIFBE ainda ocorre. Esta ocorrência do GIFBE em FinFETs é fortemente dependente da largura do Fin, da dopagem da região de canal e conseqüentemente do acoplamento das portas laterais com a superior. / This work presents the study of the Gate Induced Floating Body Effect (GIFBE) that occurs in the SOI MOSFET technology. This study has been performed based on experimental results and on numerical simulations, which were an essential auxiliary tool to obtain a physical insight of this effect. Besides the contribution on the physical explanation of this phenomenon, in this work, the floating body effect was evaluated for different structures (single gate and twin-gate transistors), different technologies (130nm and 65nm SOI CMOS technology) and as a function of the temperature (100K to 450K). From the study of the single gate devices, it was evaluated the gate tunneling current influence on GIFBE, the body potential in the neutral region, the recombination rate, the front gate oxide thickness reduction impact, besides the physical dimensions of the transistor. In the performed analysis, taking into account the channel length reduction, it was verified that the GIFBE tends to be less important for ultra-submicron devices. The GIFBE only occurs for fully depleted devices when the second interface is accumulated. In this situation, the floating body effect influence on fully depleted devices was also studied for both technologies (65nm and 130nm). The twin-gate devices analysis, that traditionally are used in order to minimize the Kink effect, show a GIFBE reduction for this structure when it is compared to the single gate one. This enhance in the electrical characteristics is due to the series resistance increase that is intrinsic of this structures. When the temperature variation from 100K to 450K was analyzed, it was obtained the C shape behavior for the floating body effect due to a competition between the recombination process and the effective mobility degradation factor. A first evaluation of the GIFBE occurrence in new devices was also performed. When the focus is the strained silicon transistor, a occurrence of GIFBE was obtained for a lower gate voltage. Although, the GIFBE occurs earlier for strained transistor. This effect is less pronounced in this device because it presents strong effective mobility degradation. When the focus is FinFETs, the results show that although this device was fabricated with a high-k gate dielectric, the GIFBE still occurs and is strongly dependent on the device channel width.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.

Esse trabalho apresenta uma proposta na área de Educação em Microeletrônica que visa enriquecer práticas de ensino adotadas na área de projetos de circuitos integrados através do uso de máquinas de ensino-aprendizagem (TLM Teaching-Learning Machine) em aulas de laboratórios como instrumentos auxiliares e complementares ao ensino teórico. As TLMs propostas permitem a verificação experimental de conceitos fundamentais em VLSI Design, tais como: polarização de transistores NMOS e PMOS, inversores CMOS, curvas de transferência do inversor CMOS, implementação de diversas portas lógicas CMOS estática e dinâmica usando transistores de passagem ou portas de transmissão (NAND, NOR, AND, OR, XOR, XNOR, MUX, DECODER, Half ADDERs e Full ADDERs), Latches, Flip-flops e células de memória (RAM e ROM). A metodologia usada foi baseada em pesquisa bibliográfica, observações em sala de aula, participação em projetos didáticos, entrevistas com alunos e professores de microeletrônica. As TLMs foram construídas na forma de painéis de papelão de 100 cm x 70 cm com eletrônica embarcada ou conjuntos de módulos de circuito impresso com tamanhos A4 até A10, interligados entre si por meio de conectores, cabos elétricos padronizados e acondicionados em caixas flexíveis de borracha sintética. Considerou-se o uso combinado desses materiais com diferentes técnicas de montagens eletrônicas. No leiaute das TLMs foram considerados aspectos da interação homem-máquina (HMI) e projetos de interações por PREECE (2002), e da transposição didática de CHEVALHARD e JOSHUA (1981). Os resultados efetivos da aprendizagem usando TLMs foram obtidos por meio de uma dinâmica em sala de aula baseada no microensino em ALLEN (1967). / This paper presents a proposal in the area of Education in Microelectronics which aims to enrich the educational practices adopted in the area of integrated circuits design through the use of teaching-learning machines (TLM) in classes, laboratories as auxiliary and complementary instruments to the theoretical ones. The proposed TLMs allow the experimental verification of fundamental concepts in VLSI design, such as: NMOS and PMOS transistors biasing, CMOS inverters, transfer curves of a CMOS inverter, implementation of various static and dynamic CMOS logic using the pass-transistor or transmission gates (NAND, NOR, AND, OR, XOR, XNOR, MUX, DECODER, Half ADDERs and Full ADDERs), Latches, flip-flops and memory cells (RAM and ROM). The used methodology was based on a literature search, observations in the classroom, participation in educational projects, interview of students and professors involved with microelectronics. The TLMs were assembled in the form of paper panels, 100 cm x 70 cm embedded with electronic modules, or sets of printed circuit boards with A4 size up to A10 size, connected with each other through connectors, electrical wires and packed in synthetic rubber flexible boxes. The combined use of these materials with different techniques of electronic assemblies has been very important. The layout of TLMs concerns about the aspects of human-machine interaction (HMI) and design interactions from PREECE (2002), and the didactical transposition from CHEVALHARD and JOSHUA (1981). The effective learning results using TLMs were obtained through a dynamic in classroom based on microteaching from ALLEN (1967).