Este trabalho tem como objetivo a especificação de um conjunto de módulos de circuito, capazes de executar as funções de multiplexação relativas Hierarquia Digital E1, do ITU-T. A fim de alcançar o objetivo proposto, são realizadas consultas as normas nacionais (Praticas Telebrás) e internacionais (ITU-T) e estudos bibliográficos acerca do projeto e implementação dos circuitos executores das funções de multiplexação E1. Após a fase inicial de especificação e projeto dos módulos de circuito, os mesmos foram submetidos a intensa rotina de simulações, a fim de validar as arquiteturas propostas. Os módulos de circuito projetados são apresentados e descritos. Os resultados das simulações desenvolvidas são mostrados e comentados. Os módulos poderão ser empregados na produção de um chip-set de circuitos integrados para implementação de equipamentos multiplexadores E1. / The aim of this work is the specification of a set of circuit modules, capable to perform the multiplexing functions related to the ITU-T's E1 Digital Hierarchy. In order to reach the proposed objective, the national (Telebris Practices) and international (ITU-7) standards are consulted, as well as bibliographical references for the design and implementation of E1 multiplexing functions performing circuits. After the initial step of specification and design of the circuit modules, they are submitted to an intensive simulation routine, in order to validate the proposed architectures. The designed circuit modules are presented and described. The simulation results are shown and discussed. These modules may be used in the production of an integrated circuits chip-set, for implementation of El multiplexing equipments.

Este trabalho tem dois propósitos principais. O primeiro compreende o estudo de um equipamento transceptor para viabilizar a transmissão digital de dados duplex a dois fins na malha telefônica comercial instalada. Um estudo inicial da linha de assinante e dos principais métodos de transmissão duplex e realizado. O método de cancelamento de eco e sugerido por conferir ao transceptor melhor desempenho. O transceptor tem a sua estrutura abordada e definida. Além do cancelador, todos os demais circuitos, julgados pelo autor como importantes, são analisados. Dentre os principais estão o codificador 2B1Q, os equalizadores adaptativos e a referencia adaptativa. O segundo propósito compreende o estudo de uma arquitetura capaz de implementar o cancelador do transceptor e sua especificação e simulação. Inicialmente, junto a proposta do equipamento, tipos de canceladores, formas de cancelamento e demais características relacionadas são abordadas. O algoritmo utilizado para a adaptação dos coeficientes e exposto, e, através de simulações, validado. Os problemas decorrentes do use de palavra finita em sistemas digitais sac. considerados. Os procedimentos da operação de cancelamento são especificados e as tarefas distribuídas. Após, finalizando este trabalho, propõe-se a parte operativa, composta por dois processadores, por um banco de registradores e por uma interface de entrada e saída. A arquitetura e descrita em linguagem HDC de descrição de hardware e apos simulada funcionalmente para validação das funções pretendidas. A parte de controle, parcialmente descrita também em HDC, tem algumas características comentadas . / This work has two main goals. The first one is the study of a transceiver equipment to allow two-wire duplex data digital transmission over the existing telephonic network. An initial study of the subscriber line and of the main duplex transmission methods is done. The echo cancellation method is suggested since higher performance transceiver may be obtained. The structure of the transceiver is considered and defined. Besides the echo canceller, all the others circuits deemed important by the author are analysed. The second goal comprehends the study of an architecture capable of implementing the transceiver echo canceller, and its specification and simulation. Initially, gearing to the equipment proposal, the type of cancellers, ways of cancelling and other related characteristics are approached. The algorithm used for the adaptation of coefficients is exposed and validated through simulations. The problems due to the use of finite word length in digital systems are considered. The cancelling operation procedures are specified and the different tasks are distributed. Finally, at the end of this work, the data path, composed of two processors, of a register bank and of an I/O interface, is proposed. The architecture is described in the HDC hardware description language, and later it is simulated for validation of the proposed functions. The control path, partially described in HDC also, has some of its characteristics addressed.

O uso de ferramentas de simulação para validar projetos de sistemas digitais é uma prática comum, devido às vantagens que estas trazem ao desenvolvimento destes sistemas, tais como: custo, segurança, velocidade e acuracidade. Porém, a simulação seqüencial de alguns sistemas pode levar várias horas ou até mesmo dias, fazendo desta maneira surgir a necessidade de técnicas para acelerar tal procedimento. Uma solução encontrada para aumentar a velocidade de simulação pode estar no uso de técnicas de sistemas distribuídos, já que muitas vezes o próprio sistema real tem embutido em si um certo paralelismo, o que facilita os procedimentos de distribuição. Ao se tratar da simulação de sistemas distribuídos logo surge um dos grandes problemas inerentes a estes, o controle global do tempo, fazendo com que a sincronização entre os processos seja bastante complicada. Neste trabalho são estudados dois paradigmas de sincronização, o otimista e o conservativo. Tendo como base estes paradigmas, formularam-se duas técnicas para solucionar o problema de sincronização, no contexto da simulação multinível de sistemas digitais. Nos estudos realizados, utilizou-se como plataforma a API WinSock para Windows a fim de proporcionar a comunicação entre processos. Ao final é feita uma análise comparativa das versões desenvolvidas, as quais fizeram uso das técnicas de sincronização acima mencionadas. / The use of simulation tools to validate the design of digital systems is a common practice, due to the benefits these tools bring to the development of those systems: cost, security, velocity, and accuracy. However, the sequential simulation of some systems may take hours or even days, thus creating the need of techniques for speeding up this procedure. A solution for increasing the simulation speed may be the use of techniques based on distributed systems, since very often the real system has an implicit parallelism, which makes easier the aplication of distribution procedures. When dealing with the simulation of distributed systems, one of the big problems that arise is the global control of simulation time, which makes the synchronization among processes very complex. In this work two synchronization paradigms are studied: the optimist and the conservative ones. Based on these paradigms, two techniques for solving the problem of synchronization in the context of multi-level simulation of digital systems have been developed. In these studies, the API WinSock for Windows has been used for supporting the communication between processes. A comparative analysis of the versions we developed, that use the above mentioned synchronization techniques, is also presented.

Este trabalho tem como objetivo a especificação de um conjunto de módulos de circuito, capazes de executar as funções de multiplexação relativas Hierarquia Digital E1, do ITU-T. A fim de alcançar o objetivo proposto, são realizadas consultas as normas nacionais (Praticas Telebrás) e internacionais (ITU-T) e estudos bibliográficos acerca do projeto e implementação dos circuitos executores das funções de multiplexação E1. Após a fase inicial de especificação e projeto dos módulos de circuito, os mesmos foram submetidos a intensa rotina de simulações, a fim de validar as arquiteturas propostas. Os módulos de circuito projetados são apresentados e descritos. Os resultados das simulações desenvolvidas são mostrados e comentados. Os módulos poderão ser empregados na produção de um chip-set de circuitos integrados para implementação de equipamentos multiplexadores E1. / The aim of this work is the specification of a set of circuit modules, capable to perform the multiplexing functions related to the ITU-T's E1 Digital Hierarchy. In order to reach the proposed objective, the national (Telebris Practices) and international (ITU-7) standards are consulted, as well as bibliographical references for the design and implementation of E1 multiplexing functions performing circuits. After the initial step of specification and design of the circuit modules, they are submitted to an intensive simulation routine, in order to validate the proposed architectures. The designed circuit modules are presented and described. The simulation results are shown and discussed. These modules may be used in the production of an integrated circuits chip-set, for implementation of El multiplexing equipments.

Este trabalho tem dois propósitos principais. O primeiro compreende o estudo de um equipamento transceptor para viabilizar a transmissão digital de dados duplex a dois fins na malha telefônica comercial instalada. Um estudo inicial da linha de assinante e dos principais métodos de transmissão duplex e realizado. O método de cancelamento de eco e sugerido por conferir ao transceptor melhor desempenho. O transceptor tem a sua estrutura abordada e definida. Além do cancelador, todos os demais circuitos, julgados pelo autor como importantes, são analisados. Dentre os principais estão o codificador 2B1Q, os equalizadores adaptativos e a referencia adaptativa. O segundo propósito compreende o estudo de uma arquitetura capaz de implementar o cancelador do transceptor e sua especificação e simulação. Inicialmente, junto a proposta do equipamento, tipos de canceladores, formas de cancelamento e demais características relacionadas são abordadas. O algoritmo utilizado para a adaptação dos coeficientes e exposto, e, através de simulações, validado. Os problemas decorrentes do use de palavra finita em sistemas digitais sac. considerados. Os procedimentos da operação de cancelamento são especificados e as tarefas distribuídas. Após, finalizando este trabalho, propõe-se a parte operativa, composta por dois processadores, por um banco de registradores e por uma interface de entrada e saída. A arquitetura e descrita em linguagem HDC de descrição de hardware e apos simulada funcionalmente para validação das funções pretendidas. A parte de controle, parcialmente descrita também em HDC, tem algumas características comentadas . / This work has two main goals. The first one is the study of a transceiver equipment to allow two-wire duplex data digital transmission over the existing telephonic network. An initial study of the subscriber line and of the main duplex transmission methods is done. The echo cancellation method is suggested since higher performance transceiver may be obtained. The structure of the transceiver is considered and defined. Besides the echo canceller, all the others circuits deemed important by the author are analysed. The second goal comprehends the study of an architecture capable of implementing the transceiver echo canceller, and its specification and simulation. Initially, gearing to the equipment proposal, the type of cancellers, ways of cancelling and other related characteristics are approached. The algorithm used for the adaptation of coefficients is exposed and validated through simulations. The problems due to the use of finite word length in digital systems are considered. The cancelling operation procedures are specified and the different tasks are distributed. Finally, at the end of this work, the data path, composed of two processors, of a register bank and of an I/O interface, is proposed. The architecture is described in the HDC hardware description language, and later it is simulated for validation of the proposed functions. The control path, partially described in HDC also, has some of its characteristics addressed.

Este trabalho tem como objetivo principal apresentar o estudo comparativo de diversas arquiteturas para a implementação de partes de controle de sistemas digitais, propondo um método de concepção orientado para a etapa de síntese no domínio estrutural. E apresentada uma descrição geral dos sistemas digitais que aborda os seguintes aspectos: a classificação, as formas de implementação, as metodologias de projeto e o use de níveis de interpretação. As arquiteturas de controladores são desenvolvidas através de diversos componentes combinacionais, associados a elementos de memorização, que permitem a realização de maquinas de estados finitos. 0 conhecimento das características destes componentes digitais, bem como das ferramentas que os geram de forma automática, pode levar a escolha da arquitetura de controle que melhor se adéqua a implementação do circuito integrado. A divisão de um circuito em unidade controladora e unidade operativa é uma decisão do projetista. Esta escolha pode ser orientada de acordo com certos parâmetros, geralmente ligados a complexidade dos sistemas. A classificação quanto a complexidade, tamanho da palavra de instrução, número de comandos que irão atuar na parte operativa, entre outros parâmetros, permite agrupar os algoritmos em conjuntos. Os algoritmos pertencentes a um determinado conjunto, utilizando a mesma arquitetura para a implementação da unidade de controle, apresentarão resultados semelhantes em termos de área, desempenho elétrico, flexibilidade, etc., se forem implementados pelo mesmo sistema de PAC. De forma que torna-se possível selecionar arquiteturas que se adequem melhor para realizar os circuitos que apresentam características comuns. Diversas propostas de arquiteturas para a implementação de unidades de controle são apresentadas, citando os pontos positivos e negativos de cada implementação. Dois circuitos digitais, no caso microprocessadores, são utilizados, como exemplo, para ilustrar a realização destas arquiteturas. A comparação entre as arquiteturas deve ser efetuada através de ferramentas que permitam avaliar os métodos de implementação e, também, verificar a correção dos circuitos implementados. Para os exemplos utilizou-se SHC (Simulador para HDC) com esta finalidade. O SHC é um simulador que tem como entrada uma linguagem de descrição de hardware HDC, e que permite a simulação de diversas arquiteturas, a partir de descrições tão próximas da implementação física dos circuitos quanto necessário (dentro dos níveis de descrição permitidos pela linguagem HDC). / The main subject of this work is the comparative study of several architectures for control unit implementation. Meanwhile a structural domain synthesis strategy is proposed. A general description of digital systems is presented, which focuses the followings aspects: classification, implementation, design methodologies and the use of interpretation levels. Controllers' architectures are developed with several combinatorial components, associated to memory elements, which realize a finite state machine. The knowledge of digital circuits characteristics, as well as the automatic generation tools available, can help to choose the best control architecture iJ use in integrated circuits implementation. Control unit and execution unit circuits division is a designer's decision. This choice can be oriented according to some parameters, usually related to systems' complexity. Algorithms can be classified by their complexity, length of instruction word, number of commands that will act in the execution unit and other parameters. This classification allows to group algorithms in sets. When some implementation of control unit architecture is selected, any algorithm of a given set will present similar results in terms of area, performance, flexibility and so on. Then it becomes possible to select architectures that are more suited to implement circuits showing common characteristics. Several architectures for control unit implementation are presented, demonstrating advantages and drawbacks of each one. Two digital circuits are used (in this case microprocessors) as examples, illustrating these architectures implementation. The comparison between architectures has to be done with tools that allow the evaluation of each implementation method and circuit verification. Each example was simulated by SHC (HDC Simulator). SHC is a simulator which has, as an input, the HDC hardware description language. This simulator allows architecture simulation by descriptions as close to physical circuit implementation as needed (inside the available HDC description levels).

Made available in DSpace on 2014-06-11T19:22:35Z (GMT). No. of bitstreams: 0 Previous issue date: 2007-08-31Bitstream added on 2014-06-13T20:29:09Z : No. of bitstreams: 1 lima_val_me_ilha.pdf: 399126 bytes, checksum: 5597e5f619ca9aa5e433432ef064a3bf (MD5) / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / O objetivo deste trabalho é o desenvolvimento de uma arquitetura reconfigurável estaticamente, de um elemento de processamento (MPH) para o ambiente de simulação de circuitos ABACUS. Este elemento de processamento consiste de um conjunto de unidades funcionais que podem ser relacionadas por meio de algumas palavras de controle armazenadas na ROM, e cuja interconexão pode ser alterada para que o hardware de processamento se adapte ao modelo do elemento de circuito a ser simulado. O projeto foi descrito em linguagem VHDL e simulado com o auxílio do software QUARTUS II. / The aim of this work is the development of a statically reconfigurable architecture, of a processing element (MPH) for the ABACUS circuit simulation environment. This processing element consists of a set of functional units that can be related by means of some control words stored in the ROM, and whose interconnection can be modified so that the processing hardware be adapted to the model of the circuit element to be simulated. The project was described in VHDL, and simulated with the aid of Quartus II software.

Made available in DSpace on 2014-10-09T12:54:37Z (GMT). No. of bitstreams: 0 / Made available in DSpace on 2014-10-09T14:07:20Z (GMT). No. of bitstreams: 0 / Tese (Doutoramento) / IPEN/T / Instituto de Pesquisas Energéticas e Nucleares - IPEN/CNEN-SP

Made available in DSpace on 2014-06-11T19:29:39Z (GMT). No. of bitstreams: 0 Previous issue date: 2009-08-21Bitstream added on 2014-06-13T20:19:44Z : No. of bitstreams: 1 costaneto_a_me_sjrp.pdf: 316929 bytes, checksum: 812a1d9aaa7c2c0a64b9a5ae34eed517 (MD5) / O ensino é de vital importância para a evolução de uma sociedade. Metodologias e ferramentas de ensino visam otimizar e facilitar o aprendizado de forma que o processo de aprendizagem seja eficiente. Descreve-se nesta dissertação um ambiente de apoio ao ensino – chamado Classroom – com ênfase na Teoria das Inteligências Múltiplas cujo objetivo é fornecer ferramentas e guias para a criação de aulas virtuais, facilitando a composição e exposição de complementos para aulas presenciais. Além do ambiente e suas ferramentas, descreve-se também os raciocínios que nortearam a criação de um curso complementar de Sistemas Digitais para demonstração do uso do ambiente, tanto pelo professor que o criou quanto pelos alunos que o estudaram e avaliaram. Em seguida, são relatadas as formas de avaliação do ambiente, bem como os resultados obtidos. Por fim, conclui-se a dissertação com indicações dos pontos positivos que foram identificados com os resultados das avaliações e de melhorias que podem ser realizadas em extensões do ambiente Classroom. / Teaching has a vital importance to the evolution of a society. Teaching methodologies and tools aim to optimize and facilitate the learning process so that it becomes more efficient. This dissertation describes a teaching support environment – named Classroom – based on the Theory of Multiple Intelligences whose goal is to provide tools and guides to the creation of virtual classes, facilitating the composition of and exposure to material complimentary to that presented in attendance classes. Besides the environment and its tools, it is also described the reasoning behind the creation of a complementary Digital Systems course to demonstrate the use of the environment by the professor and the students that tested it. Afterwards, the process to evaluate the environment is presented, as well as the obtained results. In the end, the dissertation is concluded with indication of the positive and negative points that were identified by analyses of the evaluations results. Improvements are also proposed so that the Classroom environment may be extended.

Este trabalho tem como objetivo principal apresentar o estudo comparativo de diversas arquiteturas para a implementação de partes de controle de sistemas digitais, propondo um método de concepção orientado para a etapa de síntese no domínio estrutural. E apresentada uma descrição geral dos sistemas digitais que aborda os seguintes aspectos: a classificação, as formas de implementação, as metodologias de projeto e o use de níveis de interpretação. As arquiteturas de controladores são desenvolvidas através de diversos componentes combinacionais, associados a elementos de memorização, que permitem a realização de maquinas de estados finitos. 0 conhecimento das características destes componentes digitais, bem como das ferramentas que os geram de forma automática, pode levar a escolha da arquitetura de controle que melhor se adéqua a implementação do circuito integrado. A divisão de um circuito em unidade controladora e unidade operativa é uma decisão do projetista. Esta escolha pode ser orientada de acordo com certos parâmetros, geralmente ligados a complexidade dos sistemas. A classificação quanto a complexidade, tamanho da palavra de instrução, número de comandos que irão atuar na parte operativa, entre outros parâmetros, permite agrupar os algoritmos em conjuntos. Os algoritmos pertencentes a um determinado conjunto, utilizando a mesma arquitetura para a implementação da unidade de controle, apresentarão resultados semelhantes em termos de área, desempenho elétrico, flexibilidade, etc., se forem implementados pelo mesmo sistema de PAC. De forma que torna-se possível selecionar arquiteturas que se adequem melhor para realizar os circuitos que apresentam características comuns. Diversas propostas de arquiteturas para a implementação de unidades de controle são apresentadas, citando os pontos positivos e negativos de cada implementação. Dois circuitos digitais, no caso microprocessadores, são utilizados, como exemplo, para ilustrar a realização destas arquiteturas. A comparação entre as arquiteturas deve ser efetuada através de ferramentas que permitam avaliar os métodos de implementação e, também, verificar a correção dos circuitos implementados. Para os exemplos utilizou-se SHC (Simulador para HDC) com esta finalidade. O SHC é um simulador que tem como entrada uma linguagem de descrição de hardware HDC, e que permite a simulação de diversas arquiteturas, a partir de descrições tão próximas da implementação física dos circuitos quanto necessário (dentro dos níveis de descrição permitidos pela linguagem HDC). / The main subject of this work is the comparative study of several architectures for control unit implementation. Meanwhile a structural domain synthesis strategy is proposed. A general description of digital systems is presented, which focuses the followings aspects: classification, implementation, design methodologies and the use of interpretation levels. Controllers' architectures are developed with several combinatorial components, associated to memory elements, which realize a finite state machine. The knowledge of digital circuits characteristics, as well as the automatic generation tools available, can help to choose the best control architecture iJ use in integrated circuits implementation. Control unit and execution unit circuits division is a designer's decision. This choice can be oriented according to some parameters, usually related to systems' complexity. Algorithms can be classified by their complexity, length of instruction word, number of commands that will act in the execution unit and other parameters. This classification allows to group algorithms in sets. When some implementation of control unit architecture is selected, any algorithm of a given set will present similar results in terms of area, performance, flexibility and so on. Then it becomes possible to select architectures that are more suited to implement circuits showing common characteristics. Several architectures for control unit implementation are presented, demonstrating advantages and drawbacks of each one. Two digital circuits are used (in this case microprocessors) as examples, illustrating these architectures implementation. The comparison between architectures has to be done with tools that allow the evaluation of each implementation method and circuit verification. Each example was simulated by SHC (HDC Simulator). SHC is a simulator which has, as an input, the HDC hardware description language. This simulator allows architecture simulation by descriptions as close to physical circuit implementation as needed (inside the available HDC description levels).