Aujourd'hui, l'accès aux documents dans les bases de données, d'archives et sur Internet s'effectue principalement grâce à des données textuelles : nom de l'image ou mots-clés. Cette recherche est non exempte de fautes plus ou moins graves : omission, orthographe, etc. Les progrès effectués dans le domaine de l'analyse d'images et de l'apprentissage automatique permettent d'apporter des solutions comme l'indexation et la recherche à base des caractéristiques telles que la couleur, la forme, la texture, le mouvement, le son et le texte. Ces caractéristiques sont riches en informations et notamment d'un point de vue sémantique. Cette thèse s'inscrit dans le cadre de l'indexation automatique par le contenu sémantique des documents multimédia: plans vidéo et images-clés. L'indexation consiste à extraire, représenter et organiser efficacement le contenu des documents d'une base de données. L'état de l'art du domaine est confronté au «fossé sémantique» qui sépare les représentations visuelles brutes (bas-niveau) et conceptuelles (haut-niveau). Pour limiter les conséquences de cette problématique, nous avons introduit dans le système plusieurs types de descripteurs, tout en prenant à notre avantage les avancées scientifiques dans le domaine de l'apprentissage automatique et de la ``fusion multi-niveaux''. En effet, la fusion est utilisée dans le but de combiner des informations hétérogènes issues de plusieurs sources afin d'obtenir une information globale, plus complète, de meilleure qualité, permettant de mieux décider et d'agir. Elle peut être appliquée sur plusieurs niveaux du processus de classification. Dans cette thèse, nous avons étudié la fusion bas-niveau (précoce), la fusion haut-niveau (tardive), ainsi qu'à un niveau décisionnel basé sur l'ontologie et la similarité inter-concepts dit de raisonnement. Les systèmes proposés ont été validés sur les données de TRECVid (projet NoE K-Space) et les vidéos de football issues d'Orange-France Télécom Labs (projet CRE-Fusion). Les résultats révèlent l'importance de la fusion sur chaque niveau du processus de classification, en particulier, l'usage de la théorie des évidences.

Les travaux de recherche dont la synthèse est présentée dans ce document portent sur deux aspects de la conception d'architectures numériques embarquées pour des applications de traitement de l'information. Le premier axe concerne l'étude et la conception de modèles architecturaux pour les décodeurs de canal utilisés dans les communications numériques. Les décodeurs étudiés sont basés sur les codes LDPC (Low Density Parity Check codes) qui, depuis quelques années, sont proposés comme codes correcteurs d'erreurs dans plusieurs normes de transmission. On s'intéresse en particulier à la norme DVB-S2 de radio-diffusion de programmes multimédia. Ces architectures de décodeurs mettent en oeuvre des algorithmes dont les réalisations matérielles reposent sur une adéquation fine entre le taux de parallélisme, l'ordonnancement des calculs et les quantités de ressources nécessaires. Une étude sur la réduction de complexité des algorithmes de décodage LDPC non binaires, préalable à la définition d'une architecture associée est également présentée. Le deuxième axe de recherche étend la problématique aux architectures très fortement intégrées, de type SoC (systèmes sur puces), et qui disposent de capacités de flexibilité, d'adaptabilité et de reconfiguration matérielle dynamique. La présence d'un système d'exploitation temps-réel embarqué devient alors nécessaire pour gérer de telles architectures et rend inadaptées les méthodes classiques de conception. Le deuxième axe des travaux porte sur de nouvelles méthodologies d'exploration et de conception d'architectures reconfigurable. Le cas de la modélisation des systèmes d'exploitation embarqués est abordé ainsi que le cas de la conception des applications et plates-formes pour la radio-logicielle.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal

Les travaux de cette thèse s'inscrivent dans un projet de grande envergure, le projet 3D-IDEAS, financé par l'ANR. Le but de ce projet est d'établir la chaîne complète de l'intégration de circuits en technologie 3D. Les densités de puissance dans ces circuits sont telles que les problèmes liés à la température - électromigration, désappariement des courants et tensions de polarisation, etc. - sont susceptibles de remettre en cause la conception du circuit. Le coût élevé de la fabrication de ces circuits oblige le concepteur à valider le comportement électrothermique des circuits préalablement à l'envoi en fabrication. Pour répondre à ce besoin, un simulateur électrothermique précis et fiable doit être à disposition. En outre, en raison de la complexité extrême de ces circuits, il est judicieux que ce simulateur soit compatible avec l'approche de modélisation haut niveau. L'objectif de cette thèse est de développer un tel simulateur. La solution proposée intègre ce simulateur dans un environnement de développement CAO pour circuit intégré standard, Cadence®. La contrainte sur la précision des résultats nous a amené à développer une nouvelle méthodologie spécifique à la modélisation électrothermique haut-niveau. Ce manuscrit comporte deux grandes parties. Dans la première, la démarche adoptée pour concevoir le simulateur est détaillée. Ensuite, dans la seconde partie, le fonctionnement du simulateur ainsi que la méthode de modélisation haut-niveau mise en place sont présentées, puis validées.

Exprimer le parallélisme dans la programmation de manière simple et performante est un défi auquel l'informatique fait face, en raison de l'évolution actuelle des architectures matérielles. BSML est un langage permettant une programmation parallèle de haut niveau, structurée, qui participe à cette recherche. En s'appuyant sur le coeur du langage existant, cette thèse propose d'une part des extensions qui en font un langage plus général et plus simple (traits impératifs tels que références et exceptions, syntaxe spécifique...) tout en conservant et étendant sa sûreté (sémantiques formelles, système de types...) et d'autre part une méthodologie de développement d'applications parallèles certifiées

Ce travail de thèse a eu pour objectif de définir et mettre en oeuvre l'architecture décisionnelle d'un robot réalisant une tâche en collaboration avec un homme pour atteindre un but commun. Un certain nombre de fonctionnalités existaient déjà ou ont été développées conjointement avec ce travail au sein de l'équipe. Ce travail a d'abord consisté en l'étude puis à la formalisation des différentes capacités nécessaires. Il s'est traduit concrètement par l'approfondissement de certains des modules fonctionnels existants par l'auteur ou par d'autres membres de l'équipe en lien étroit avec l'auteur. La première contribution principale de l'auteur a consisté à développer une couche de contrôle de haut niveau qui a permis l'intégration et la mise en oeuvre des différentes capacités du robot découpée en 3 activités : la construction et la mise à jour de l'état du monde ; la gestion des buts et des plans de haut niveau ; l'exécution et le suivi des mouvements de manipulation. La deuxième contribution principale a consisté à améliorer les raisonnement géométriques et temporelles pour d'abord permettre au robot de mieux suivre l'évolution de l'état du monde puis lui donner la capacité à inférer quand l'homme a des croyances distinctes de celle du robot.

L'avènement des technologies sub-microniques profondes de fabrication des semi-conducteurs et l'accroissement de la complexité des systèmes intégrables sur une seule puce ont pour conséquence de faire apparaître de nouveaux défis méthodologiques en conception de circuits au niveau système. La réutilisation intensives de composants pré-développés, ou synthétisés à la demande, permet de réduire les temps de développement et donc le coût de conception. Malheureusement, cette réutilisation fait aussi apparaître des chemins critiques sur les pistes métalliques de grandes longueurs qui connectent les composants entre eux. L'optimisation locale des fréquences de fonctionnement de chacun des blocs peut alors être réduite à néant par les mauvaises performances du réseau de communication inter-composants. C'est dans ce contexte que la théorie des systèmes insensibles à la latence (LIS) propose une solution très prometteuse fondée sur un réseau de communication pseudo-asynchrone et des modèles de wrappers de synchronisation qui encapsulent les composants pour les rendre insensibles aux asynchronismes des communications. On doit néanmoins constater que les différentes propositions actuelles d'architectures de wrappers ne sont pas suffisamment performantes en surface et en vitesse pour être exploitées dans toutes les conditions. Cela est particulièrement vrai lorsque les composants ont des latences de calcul importantes et de grandes quantités de données à traiter comme on en trouve communément en radiocommunications numériques.<br />Nous proposons dans ce mémoire une architecture de plate-forme de prototypage rapide, nommée PALMYRE, pour applications de radiocommunications numériques qui intègre dans sa composante système une nouvelle version de l'outil de synthèse de haut niveau GAUT. Pour cela, nous étudions tout d'abord les contraintes en terme de puissance de calcul et de communication des applications de type DVB-DSNG, puis les différentes méthodologies de prototypage actuellement pratiquées et enfin inventorions les plates-formes de prototypage les plus récentes. Nous retenons la méthodologie de conception/prototypage orientée plate-forme comme fondement et nous nous appuyons sur sa décomposition en plates-formes matérielle, logicielle et système pour guider la conception de notre plate-forme de prototypage rapide. La plate-forme matérielle que nous proposons est constituée de nœuds de calcul de type DSP C6x, de composants programmables de type Virtex et de liaisons point à point capables d'atteindre des débits de l'ordre de 3 Gbit/s. Nous concevons en C++ une interface logicielle (API) pour DSP et en VHDL RTL des interfaces matérielles pour FPGA qui permettent à une architecture mixte DSP/FPGA de communiquer efficacement. Nous caractérisons notre API et proposons une méthodologie de mesure de performances dont le but est de déterminer les conditions optimales (allocation mémoire, taille des paquets, mode de programmation synchrone/asynchrone) de fonctionnement d'un système qui exploite au mieux la plate-forme matérielle.<br /> <br />L'intégration de l'outil GAUT à la plate-forme système permet de synthétiser semi-automatiquement des composants de niveau algorithmique, ou IPs virtuels, qui s'interfacent naturellement au travers de notre API et des interfaces matérielles. Cette intégration dans un flot CAO de niveau système est rendue possible grâce a deux contributions distinctes. Tout d'abord, l'introduction de la théorie des LIS dans l'unité de communication des circuits synthétisés par GAUT autorise la synthèse de composants rapides dont la fréquence n'est pas pénalisée par le réseau de communication. Pour cela, nous proposons un nouveau modèle de wrapper que nous nommons processeur de synchronisation et nous prouvons par l'expérience ses meilleures performances en surface et en vitesse par rapport aux meilleures architectures à base de machines d'états finis. Ensuite, nous concevons une nouvelle unité de mémorisation multi-bancs dont le principal bénéfice est le support du pipelining d'algorithme que l'outil GAUT est susceptible de mettre en œuvre lorsque la contrainte de temps est telle que la simple mise en parallèle de plus de matériel ne suffit plus pour tenir une cadence applicative. Cette unité de mémorisation assure, pour les diverses tranches du pipeline, le calcul d'adresse dynamique lors des accès mémoires aux multiples instances des variables qui nécessitent une duplication. <br />Grâce aux nouvelles unités de communication et de mémorisation, l'outil GAUT est mis en œuvre avec succès dans le contexte de conception du modem DVB-DSNG du projet RNRT ALIPTA, mené conjointement par les sociétés Arexsys, Sacet, Thales Communications, Turboconcept ainsi que l'ENSTB et le LESTER. L'étude approfondie des résultats de synthèse prouve que des gains importants en surface de l'ordre de 90 % et des gains en vitesse de l'ordre de 10 à 30% sont obtenus pour les wrappers grâce à leur implantation sous la forme du processeur de synchronisation que nous proposons. Dans le cadre d'une méthodologie de réutilisation intensive d'IPs virtuels, l'optimisation de la surface, la préservation des fréquences optimales des blocs, la composition aisée de chaînes de traitements à base de blocs synchrones et la possibilité de migration vers une solution de type multi-puces (Multi Chip Module) sont les quatre principaux avantages qu'illustre l'intégration de GAUT dans le flot CAO de la plate-forme système PALMYRE.

Actuellement, des systèmes complets, contenant une partie logicielle et une partie matérielle, sont intégrés sur une même puce nommée Système-sur-Silicium (SoC). Pour faire face à la complexité d'intégration et maîtriser les contraintes, les équipes de recherche proposent de nouvelles méthodologies de conception qui reposent sur (1) la réutilisation de blocs logiciels ou matériels préconçus (Composant Virtuel VC, Intellectual Property IP), (2) sur l'élévation du niveau de description des applications (System-Level Design) et (3) sur l'orthogonalisation de différents aspects (fonctionnalité/architecture, calculs/communication, besoins/contraintes/choix d'implantation). Malheureusement la difficulté de réutilisation liée au niveau de description RTL (Register Transfer Level), auquel sont fournis les IPs, ne permet pas une intégration aisée et optimisée. Ainsi, les méthodologies d'intégration à base d'adaptateurs additionnels sont souvent inadaptées aux contraintes et à la spécificité des algorithmes utilisés dans le domaine du traitement du signal et de l'image (TDSI). Elles peuvent de ce fait aboutir à la violation des contraintes en terme de surface, consommation et performances du système. La synthèse de l'unité de traitement (UT) est réalisée à l'aide de l'outil GAUT (Générateur Automatique d'Unité de Traitement) dont l'ordonnancement est contraint par les paramètres temporel de l'intégrateur du composant virtuel. La synthèse de l'UT génère un ensemble de contraintes au E/S, modélisé sous la forme d'un IPERM (IP Execution Requirement Model). Ce dernier modélise (1) les dates de production et de consommation des données dans l'UT et (2) les bus sur lesquels elles transitent entre l'unité de communication et l'unité de traitement. Les modèles IPERM et IOCG sont finalement utilisés pour synthétiser l'unité de communication. Nous avons appliqué notre méthode à des algorithmes des domaines du TDSI et des Télécommunications. La première expérience est réalisée sur un exemple de Transformée de Fourrier Rapide (FFT). Pour les conditions d'expérimentation retenues, l'optimisation du nombre d'opérateurs est en moyenne de 20% et celle des registres de 7%, par rapport à une approche classique. La deuxième expérience utilise une Transformée en Cosinus Discrète (DCT) pour comparer les résultats, obtenus en appliquant l'approche d'intégration proposée dans ce manuscrit, avec les résultats des méthodes utilisant des adaptateurs. Pour l'exemple considéré, le gain sur les registres de communications varie de -2% à 88% à débit d'E/S constant. La dernière expérience, réalisée en partenariat industriel, démontre l'applicabilité de notre méthodologie sur un composant virtuel comportemental complexe (Maximum A Posteriori MAP) dans le contexte d'une application de Turbo décodage temps réel.<br /><br />Nous proposons dans ce mémoire une approche de réutilisation des IPs dans les applications orientées traitement du signal, de l'image et des télécommunications. Pour cela, nous basons notre approche sur la notion de composants virtuels de niveau algorithmique, définie dans le cadre des projets RNRT MILPAT (Méthodologie et Développement pour les Intellectual Properties pour Applications Telecom). Le flot de conception proposé s'inscrit dans la démarche Adéquation Algorithme Architecture du projet RNRT ALITPA (Définition et Application d'une méthodologie de développement pour les (IP) intellectual property de niveau comportemental dans les applications de télécommunication) et est basé sur l'utilisation de techniques de synthèse haut niveau sous contraintes d'intégration. Les unités fonctionnelles constituant l'architecture cible du composant sont (re)conçues en fonction des caractéristiques de l'architecture de communication du système et de la spécificité de l'application.<br /><br />Dans ce contexte, la spécification de l'IP est modélisée par un Graphe Flot de Signaux (SFG) qui, couplé aux temps de propagations des opérateurs et à la cadence d'itération, permet la génération d'un graphe de contrainte algorithmique ACG. Nous avons développé une d'analyse formelle des contraintes, qui repose sur les calculs de cycles, et permet de vérifier la cohérence entre la cadence, les dépendances de données de l'algorithme et les contraintes technologiques.<br /><br />Les contraintes d'intégration, spécifiées pour chacun des bus (ports) connectants l'IP aux autres composants du système, sont modélisées par un graphe de contraintes d'Entrée/Sortie IOCG (IO Constraint Graph) dont la sémantique est issue des travaux de Ku et De Micheli. Ce modèle supporte, entre autre, la modélisation (1) du type de transferts, (2) des varations temporelles des dates d'arrivées des données, (3) du séquencement des données échangées (4) des mécanismes liés aux protocoles. Les contraintes d'intégration et les contraintes algorithmiques de l'IP sont fusionnées pour fournir un graphe détaillé des contraintes GCG (Global Constraint Graph) exhibant les points de synchronisation entre l'environnement et le composant. Des optimisations pour l'implémentations sont proposées à partir de transformations formelles du graphe.<br /><br />La synthèse de l'unité de traitement (UT) est réalisée à l'aide de l'outil GAUT (Générateur Automatique d'Unité de Traitement) dont l'ordonnancement est contraint par les paramètres temporel de l'intégrateur du composant virtuel. La synthèse de l'UT génère un ensemble de contraintes au E/S, modélisé sous la forme d'un IPERM (IP Execution Requirement Model). Ce dernier modélise (1) les dates de production et de consommation des données dans l'UT et (2) les bus sur lesquels elles transitent entre l'unité de communication et l'unité de traitement. Les modèles IPERM et IOCG sont finalement utilisés pour synthétiser l'unité de communication.<br /><br />Nous avons appliqué notre méthode à des algorithmes des domaines du TDSI et des Télécommunications. La première expérience est réalisée sur un exemple de Transformée de Fourrier Rapide (FFT). Pour les conditions d'expérimentation retenues, l'optimisation du nombre d'opérateurs est en moyenne de 20% et celle des registres de 7%, par rapport à une approche classique. La deuxième expérience utilise une Transformée en Cosinus Discrète (DCT) pour comparer les résultats, obtenus en appliquant l'approche d'intégration proposée dans ce manuscrit, avec les résultats des méthodes utilisant des adaptateurs. Pour l'exemple considéré, le gain sur les registres de communications varie de -2% à 88% à débit d'E/S constant. La dernière expérience, réalisée en partenariat industriel, démontre l'applicabilité de notre méthodologie sur un composant virtuel comportemental complexe (Maximum A Posteriori MAP) dans le contexte d'une application de Turbo décodage temps réel.

Les systèmes sur puce sont constitués d'une partie matérielle (un circuit intégré) et d'une partie logicielle (un programme) qui utilise les ressources matérielles de la puce. La conséquence de cela est que le logiciel d'un système sur puce est intrinsèquement lié à sa partie matérielle. Les composants matériels d'accélération sont des facteurs clés de différenciation d'un produit à l'autre.Il est nécessaire de pouvoir simuler ces systèmes très tôt lors de leur conception; bien avant que la puce ne soit physiquement disponible, et même avant que la puce ne soit complètement spécifiée. Pour cela, un modèle du système sur puce est réalisé à l'aide du langage SystemC, au niveau d'abstraction TLM (Transaction Level Modeling). La partie matérielle d'un système sur puce est constituée de composants, qui s'exécutent en parallèle. Pour autant, la simulation avec le simulateur SystemC de référence est séquentielle. Ceci permet de garantir les bonnes propriétés des simulations SystemC, en particulier la reproductibilité et le confort d'écriture des modèles.Les travaux de cette thèse portent sur la simulation parallèle de modèles SystemC/TLM. L'objectif de l'exécution parallèle est d'accélérer les simulations dans un mode d'utilisation correspondant à la phase de développement, où il est primordial de disposer de simulations qui donnent rapidement un résultat. Afin de cerner le problème de performance remarqué sur des modèles complexes à STMicroelectronics, le premier travail de cette thèse a été d'analyser le profil d'exécution d'une étude de cas représentative de la complexité actuelle des platformes SystemC/TLM. Pour cette étude, nous avons développé un outil de collecte de traces et de visualisation. Les résultats de cette analyse ont indiqué que la lenteur d'exécution en simulation était due à la complexité des composants matériels d'accélération. L'étude de l'état de l'art en simulation parallèle de modèles SystemC nous a conduit à chercher d'autres pistes que celles actuellement existantes.Pour réaliser les composants matériels plus rapidement, et permettre d'augmenter la réutilisabilité de composants d'un projet à l'autre, le flot de conception HLS (High Level Synthesis) est utilisé, notamment à STMicroelectronics. Ce flot de conception permet, à partir de la description d'une fonction en C/C++, de générer un plan de composant matériel qui va réaliser la même fonction. La description des composants est découpée en sous-fonctions, individuellement plus simples. Afin d'obtenir de bonnes performances, les sous-fonctions sont assemblées en chaîne, à travers laquelle circulent les données à traiter. Il est indispensable de pouvoir réutiliser le code écrit pour la HLS dans les simulations SystemC/TLM@: cette situation deviendra de plus en plus fréquente, et il n'a pas assez de temps pour réécrire ces modèles dans ces projets courts.Nous avons développé une infrastructure de simulation parallèle permettant d'intégrer et de simuler efficacement des composants de traitement de données écrits pour la HLS. L'application de cette infrastructure à un exemple a permis d'accélérer l'exécution de la simulation d'un facteur 1.6 avec 4 processeurs. Au-delà de ce résultat, les conclusions principales de cette thèse sont que la simulation parallèle de modèles à haut niveau d'abstraction, en SystemC/TLM, passe par la combinaison de plusieurs techniques de parallélisation. Il est également important d'identifier les parties parallélisables dans des simulations industrielles, notamment pour les nouveaux défis que sont les simulations multi-physiques et l'internet des objets. / Systems on chip consists in a hardware part (an integrated circuit) and a software part (a program) that uses the hardware resources of the chip. Consequently, the embedded software is intrinsically connected to the chip hardware. Hardware acceleration components are key differentiation factors from one product to another.It is necessary to simulate systems on chip very early in the design flow; before the chip is physically available and even before its full specification. For such simulations, developers write a model of the system on chip in SystemC, at the TLM (Transaction Level Modeling) abstraction level. The hardware part of a chip consists in components that behave in parallel with each other. However, the reference SystemC simulator execute simulations sequentially. The sequential execution enables to keep good properties of SystemC simulations, namely reproducibility and ease of model writing.This thesis work address the parallel execution of SystemC/TLM simulations. The goal of parallel simulation is to speed up simulations, in the context of the model development, where it is important to quickly get results. In order to identify the performance problem of complex models at STMicroelectronics, the first step of this thesis was to analyse the execution profile of a case study, representative of the complexity of current platforms. For this study, we developed a trace recording and visualization tool. The results of this study indicated that the performance critical parts of the simulation are hardware acceleration components. Studying existing parallel simulation approaches led us to look for other parallel simulation techniques.To speed up the development of hardware acceleration components, and increase the reusability from one project to another, the HLS (High Level Synthesis) design flow is used, notably at STMicroelectronics. This design flow enables to generate a logically synthesizable model of a component, from a high level behavioral description in C/C++. This design flow also constraints the development: it is split in sub-functions, assembled in a pipeline. The code written for HLS must be re-used in SystemC/TLM models: this situation will become more and more frequent and there is no time to rewrite the models of such components within short delays.We developed a parallel simulation infrastructure enabling the integration and efficient simulation of hardware components written for HLS.We applied this infrastructure to an example platform, which resulted in speeding up the simulation. Beyond this result, one of the main conclusion of this thesis is that parallel simulation of abstract SystemC/TLM models will require to combine multiple parallelization techniques. Future research work can identify other types of potential parallelism in industrial models. This will become critical with the new challenges of simulation, as multi-physical simulations and internet of things.

Les différences interindividuelles en mémoire de travail (MDT) ont un lien stable et largement documenté avec la performance dans les tâches de cognition de haut niveau. Dans la mesure où l'utilisation de stratégies efficaces joue un rôle aussi bien dans les tâches de MDT que de cognition de haut niveau, on peut faire l'hypothèse que les stratégies médiatisent le lien entre ces deux construits. De fait, certaines données suggèrent que le comportement stratégique au sein de tâches de cognition de haut niveau pourrait être en lien avec la capacité de MDT. L'objectif de ce travail de thèse était d'évaluer ce lien de façon plus poussée. Cette approche nous a conduit à deux résultats particulièrement significatifs. Le premier concerne le développement et la formalisation du paradigme de Hard Fall Effect (HFE), défini comme étant la chute de performance plus importante en situation de double tâche pour les participants avec une forte capacité de MDT. L'hypothèse sous-jacente à cet effet est que ces participants utilisent des stratégies afin d'améliorer leurs performances en situation de simple tâche, et que la situation de double tâche perturbe l'utilisation de ces stratégies. Au cours de ce travail, le HFE a notamment été mis en évidence dans une tâche de mémoire visuospatiale, et a pu être attribué à l'utilisation de stratégies d'encodage plus efficaces par les participants avec une forte capacité de MDT au sein de tâches de mémoire complexes. Notre second résultat significatif correspond au test direct de l'hypothèse de médiation du lien entre MDT et cognition de haut niveau par l'utilisation de stratégies efficaces en cognition de haut niveau. Nous avons montré que lorsqu'on contrôle la variance associée à l'utilisation de stratégies efficaces dans la tâche des Matrices Avancées de Raven, la relation entre capacité de MDT et intelligence fluide diminue. Dans l'ensemble, ces deux résultats permettent de renforcer l'idée selon laquelle le comportement stratégique impliqué dans les tâches de cognition de haut niveau intervient dans la relation entre MDT et cognition de haut niveau. / The relationship between individual differences in working memory capacity (WMC) and high-level cognition has been extensively documented. Since efficient strategy use plays an important role in the performance of both working memory and high-level cognitive tasks, it could be the case that strategies mediate the WM-high-level cognition relationship. Importantly, it has been observed that the use of efficient strategies in high-level cognitive tasks is related to individual differences in WMC. The goal of this research work was to investigate this association between WMC and the use of efficient strategies in more detail. Firstly, we formalized a paradigm termed the Hard Fall Effect (HFE), defined as a larger decrease of performance in dual task conditions for high WMC individuals. The underlying interpretation of this effect is that these individuals use efficient strategies under simple task conditions to improve their performance, and these strategies are disrupted by dual tasking. The present work evidenced the HFE in a visuospatial memory task, and attributed the effect to the higher tendency of high WMC individuals to use efficient encoding strategies in complex memory tasks. Secondly, we provided evidence that efficient strategy use in high-level cognitive tasks partly mediates the WMC-high-level cognition relationship. More precisely, when statistically controlling the use of efficient strategies in Raven's Advanced Progressive Matrices, the WMC-fluid intelligence relationship was significantly reduced. Overall, these two results provide evidence that the use of efficient strategies in high-level cognitive tasks is involved in the WMC-high-level cognition relationship.