CMOS image sensor based on Active pixel sensor has considerably contributed to the imaging market and research interest in the past decade. Furthermore technology advancement has provided the capability to integrate more and more functionality into a single chip in multiple layers leading to a new paradigm, 3D integration. CMOS image sensor is one such application which could utilize the capability of 3D stacked architecture to achieve dedicated technologies in different layers, wire length reduction, less area, improved performancesThis research work is focused mainly on the early stages of design space exploration using hierarchical approach and aims at reducing time to market. This work investigates the imager from the top-down design perspective. Methodical anal y sis of imager is performed to achieve high level of flexibility and modularity. Re-useable models are developed to explore early design choices throughout the hierarchy. Finally, pareto front (providing trade off solutions) methodology is applied to explore the operating range of individual block at system level to help the designer making his design choice. Furthermore the thermal issues which get aggravated in the 3D stacked chip on the performance of the imager are studied. Systeme based thermal model is built to investigate the behavior of imager pixel matrix and to simulate the pixel matrix at high speed with acceptable accuracy compared to electrical simulations. The modular nature of the model makes simulations with future matrix extension straightforward. Validation of the thermal model with respect to electrical simulations is discussed. Finally an integrated design flow is developed to perform 3D floorplanning and to perform thermal anal y sis of the imager pixel matrix.

Ce travail de thèse étudie les moyens d’étendre les zones de charge d’espace des photodiodes PN d’un imageur CMOS afin d’améliorer la collection des charges photogénérées dans le silicium, en particulier dans le proche infra-rouge. Deux possibilités sont abordées : l’augmentation de la tension de polarisation des photodiodes et la diminution du dopage du silicium. Dans un premier temps, une étude théorique articulée autour de modèles analytiques et de simulations TCAD montre les difficultés technologiques pour parvenir à une augmentation de polarisation des photodiodes, ainsi que les conséquences de l’utilisation de substrats résistifs sur les éléments de l’imageur et sur ses performances. Ces simulations permettent de définir les éléments influençant l’extension de la charge d’espace d’un pixel. Sur la base de cette étude, un imageur CMOS à pixel 3T a été développé et fabriqué sur substrat float-zone très fortement résistif afin de valider les observations théoriques. La caractérisation de ce composant confirme la dépendance de la zone dépeuplée à la conception du pixel. Elle démontre également la corrélation entre l’extension des zones dépeuplées et les performances électro-optiques. Des règles de conception sont définies permettant d’optimiser les performances tout en limitant les courants de fuite entre pixels. / This work investigates solutions to extend the space charge region in CMOS image sensors in order to enhance the photo-generatedcharge collection from near-infraredradiations. Photodiode bias increase and low doped silicon substrate are proposed for this study. A theoretical analysis based on analytical model and TCAD simulations shows technological difficulties for photodiode bias in crease and the consequences of using high-resistivity silicon substrates on the imager performances. Space charge region dependency on the pixel design is assessed through simulations. A 3T pixel CMOS image sensor was developed and fabricated on a high resistivity float-zone silicon. Sensor characterization confirms space charge region dependency on the pixel design and the correlation between its extension and electro-optical performances. Design rules are defined to optimize electro-optical performances while limiting punchthrough current in the pixels array.

abstract: High speed image sensors are used as a diagnostic tool to analyze high speed processes for industrial, automotive, defense and biomedical application. The high fame rate of these sensors, capture a series of images that enables the viewer to understand and analyze the high speed phenomena. However, the pixel readout circuits designed for these sensors with a high frame rate (100fps to 1 Mfps) have a very low fill factor which are less than 58%. For high speed operation, the exposure time is less and (or) the light intensity incident on the image sensor is less. This makes it difficult for the sensor to detect faint light signals and gives a lower limit on the signal levels being detected by the sensor. Moreover, the leakage paths in the pixel readout circuit also sets a limit on the signal level being detected. Therefore, the fill factor of the pixel should be maximized and the leakage currents in the readout circuits should be minimized. This thesis work presents the design of the pixel readout circuit suitable for high speed and low light imaging application. The circuit is an improvement to the 6T pixel readout architecture. The designed readout circuit minimizes the leakage currents in the circuit and detects light producing a signal level of 350µV at the cathode of the photodiode. A novel layout technique is used for the pixel, which improves the fill factor of the pixel to 64.625%. The read out circuit designed is an integral part of high speed image sensor, which is fabricated using a 0.18 µm CMOS technology with the die size of 3.1mm x 3.4 mm, the pixel size of 20µm x 20 µm, number of pixel of 96 x 96 and four 10-bit pipelined ADC’s. The image sensor achieves a high frame rate of 10508 fps and readout speed of 96 M pixels / sec. / Dissertation/Thesis / Masters Thesis Electrical Engineering 2016

Le traitement d’images classique est basé sur l’évaluation des données délivrées par un système à basede capteur de vision sous forme d’images. L’information lumineuse captée est extraiteséquentiellement de chaque élément photosensible (pixel) de la matrice avec un certain cadencementet à fréquence fixe. Ces données, une fois mémorisées, forment une matrice de données qui estréactualisée de manière exhaustive à l’arrivée de chaque nouvelle image. De fait, Pour des capteurs àforte résolution, le volume de données à gérer est extrêmement important. De plus, le système neprend pas en compte le fait que l’information stockée ai changé ou non par rapport à l’imageprécédente. Cette probabilité est, en effet, assez importante. Ceci nous mène donc, selon « l’activité »de la scène filmée à un haut niveau de redondances temporelles. De même, la méthode de lectureusuelle ne prend pas en compte le fait que le pixel en phase de lecture a la même valeur ou non que lepixel voisin lu juste avant. Cela rajoute aux redondances temporelles un taux de redondances spatialesplus ou moins élevé selon le spectre de fréquences spatiales de la scène filmée. Dans cette thèse, nousavons développé plusieurs solutions qui visent contrôler le flot de données en sortie de l’imageur enessayant de réduire les redondances spatiales et temporelles des pixels. Les contraintes de simplicité etd’« intelligence » des techniques de lecture développées font la différence entre ce que nousprésentons et ce qui a été publié dans la littérature. En effet, les travaux présentés dans l’état de l’artproposent des solutions à cette problématique, qui en général, exigent de gros sacrifices en terme desurface du pixel, vu qu’elles implémentent des fonctions électroniques complexes in situ.Les principes de fonctionnement, les émulations sous MATLAB, la conception et les simulationsélectriques ainsi que les résultats expérimentaux des techniques proposées sont présentés en détailsdans ce manuscrit. / The classical image processing is based on the evaluation of data delivered by a vision sensor systemas images. The captured light information is extracted sequentially from each photosensitive element(pixel) of the matrix with a fixed frequency called frame rate. These data, once stored, form a matrixof data that is entirely updated at the acquisition of each new image. Therefore, for high resolutionimagers, the data flow is huge. Moreover, the conventional systems do not take into account the factthat the stored data have changed or not compared to the previously acquired image. Indeed, there is ahigh probability that this information is not changed. Therefore, this leads, depending on the "activity"of the filmed scene, to a high level of temporal redundancies. Similarly, the usual scanning methodsdo not take into account that the read pixel has or not the same value of his neighbor pixel read oncebefore. This adds to the temporal redundancies, spatial redundancies rate that depends on the spatialfrequency spectrum of the scene. In this thesis, we have developed several solutions that aim to controlthe output data flow from the imager trying to reduce both spatial and temporal pixels redundancies. Aconstraint of simplicity and "Smartness" of the developed readout techniques makes the differencebetween what we present and what has been published in the literature. Indeed, the works presented inthe literature suggest several solutions to this problem, but in general, these solutions require largesacrifices in terms of pixel area, since they implement complex electronic functions in situ.The operating principles, the emulation in MATLAB, the electrical design and simulations and theexperimental results of the proposed techniques are explained in detail in this manuscript

Un équipement portable moderne intègre plusieurs capteurs d'image qui peuvent être de différents types. On peut citer en guise d'exemple un capteur couleur, un capteur infrarouge ou un capteur basse lumière. Cet équipement doit alors supporter différentes sources qui peuvent être hétérogènes en terme de résolution, de granularité de pixels et de fréquence d'émission des images. Cette tendance à multiplier les capteurs, est motivée par des besoins applicatifs dans un but de complémentarité en sensibilité (fusion des images), en position (panoramique) ou en champ de vision. Le système doit par conséquent être capable de supporter des applications de plus en plus complexes et variées, nécessitant d'utiliser une seule ou plusieurs sources d'image. Du fait de cette variété de fonctionnalités embarquées, le système électronique doit pouvoir s'adapter constamment pour garantir des performances en terme de latence et de temps de traitement en fonction des applications, tout en respectant des contraintes d'encombrement.% Même si depuis de nombreuses années, un grand nombre de solutions architecturales ont été proposées pour améliorer l'adaptabilité des unités de calcul, un problème majeur persiste au niveau du réseau d'interconnexion qui n'est pas suffisamment adaptable, en particulier pour le transfert des flux de pixels et l'accès aux données. Nous proposons dans cette thèse un nouveau réseau de communication sur puce (NoC) pour un SoC dédié à la vision. Ce réseau permet de gérer dynamiquement différents types de flux en parallèle en auto-adaptant le chemin de donnée entre les unités de calcul, afin d'exécuter de manière efficace différentes applications. La proposition d'une nouvelle structure de paquets de données, facilite les mécanismes d'adaptation du système grâce à la combinaison d'instructions et de données à traiter dans un même paquet. Nous proposons également un système de mémorisation de trames à adressage indirecte, capable de gérer dynamiquement plusieurs trames image de différentes sources d'image. Cet adressage indirect est réalisé par l'intermédiaire d'une couche d'abstraction matérielle qui se charge de traduire des requêtes de lecture et d'écriture, réalisées suivant des indicateurs de la trame requise (source de l'image, indice temporel et dernière opération effectuée). Afin de valider notre proposition, nous définissons une nouvelle architecture, appelée Multi Data Flow Ring (MDFR) basée sur notre réseau avec une topologie en anneau. Les performances de cette architecture, en temps et en surface, ont été évaluées dans le cadre d'une implémentation sur une cible FPGA / Modern portable vision systems include several types of image sensors such as colour, low-light or infrared sensor. Such system has to support heterogeneous image sources with different spatial resolutions, pixel granularities and working frequencies. This trend to multiply sensors is motivated by needs to complete sensor sensibilities with image fusion processing techniques, or sensor positions in the system. Moreover, portable vision systems implement image applications which require several images sources with a growing computing complexity. To face those challenges in integrating such a variety of functionalities, the embedded electronic computing system has to adapt permanently to preserve application timing performance in latency and processing, and to respect area and low-power constraints. In this thesis, we propose a new Network-On-Chip (NoC) adapted for a System-On-Chip (SoC) dedicated to image applications. This NoC can manage several pixel streams in parallel by adapting dynamically the datapatah between processing elements and memories. The new header packet structure enables adaptation mechanisms in routers by combining instructions and data in a same packet. To manage efficiently the frames storage required for an application, we propose a frame buffer system with an indirect frame addressing, which is able to manage several frames from different sensors. It features a hardware abstraction layer which is in charge to collect reading and writing requests, according to specific frame indicators such as the image source ID. The NoC has been validated in a complete processing architecture called Multi Data Flow Ring (MDFR) with a ring topology. The MDFR performances in time and area has been demonstrated for an FPGA target

La poursuite de l'intégration de fonctions toujours plus complexes au sein d'un même circuit constitue un des principaux enjeux de la microélectronique. L'intégration tridimensionnelle par empilement de circuits (3D stacking) constitue une voie prometteuse pour y parvenir. Elle permet notamment de dépasser certaines limitations atteintes par les circuits actuels, plus particulièrement dans les circuits pour lesquelles les données sont distribuées et qui nécessitent des bandes passantes importantes. Néanmoins, à ce jour, très peu de travaux ont montré les avantages de l'intégration 3D, en particulier ceux s'appuyant sur des résultats expérimentaux et de circuits concrets notamment dans le domaine des imageurs. Le présent travail de thèse a eu pour objectif d'exploiter la technologie 3D dans le cadre des capteurs d'images et dépasser la preuve de concept présentée dans l'état de l'art afin d'apporter une analyse concrète des apports de cette technologie dans le domaine des imageurs visibles. Nous avons identifié, d'une part l'extension de dynamique qui requiert un traitement proche pixel, d'autre part la compression locale, destinée à adresser les problèmes d'intégrité du signal, bande passante et consommation qui deviennent critiques avec l'augmentation des formats des imageurs. Ce choix permet d'apporter une réponse à la limitation de la dynamique des capteurs d'images 2D actuels, tout en gardant une architecture classique des pixels et en adressant le problème de la réduction de la quantité de données à transmettre. Une nouvelle méthode de codage flottant par groupe de pixels a été proposée et implémentée. Le principe s'appuie sur l'adaptation du temps d'intégration par groupe de pixels via l'application d'un exposant commun au groupe. Le temps d'intégration est ajusté à l'image suivante. Un premier niveau de compression est ainsi réalisé par le codage mantisse-exposant proposé. L'implémentation de cette technique a été validée sur un démonstrateur 2D au détriment de pixels sacrifiés aveugles de chaque groupe de pixels, comportant l'électronique de génération des signaux de commande de la HDR. La technique d'extension de dynamique proposée est suivie d'une compression à base de DCT (Discrete Cosine Transform} permettant de réduire le flux de données en sortie de la puce imageur. Les deux niveaux de compression permettent d'atteindre des taux de compression élevés allant jusqu'à 93% en maintenant un PSNR de 30dB et une qualité d'image acceptable pour des post-traitements. Une étude théorique de l'apport de l'intégration 3D en termes de consommation a été élaborée. Enfin, un démonstrateur 2D a été réalisé en technologie CMOS 180 nm en vue de valider l'architecture grande dynamique proposée. L'utilisation de la technologie 3D, dans la suite des travaux, permet l'implémentation d'une boucle courte, devenue possible grâce aux interconnexions verticales sans sacrifier des pixels morts. Le traitement local proche du pixel et la réduction de la latence, du flux de données et de la consommation sont les apports majeurs de l'intégration 3D étudiés dans ce travail / With the increase of systems complexity, integrating different technologies together has become a major challenge. Another challenge has traditionally been the limitation on the throughout between different part of the system coming from the interconnections. If traditional two dimensional integration solutions like System In a Package (SIP) bring heterogonous technologies together there is still limitations coming from the restricted number and lengths of interconnections between the different system components. Three Dimensional stacking (3D), by exploiting short vertical interconnections between different circuits of mixed technologies, has the potential to overcome these limitations. Still, despite strong interests for the 3D concepts, there is no advanced analysis of 3D integration benefits, especially in the field of imagers and smart image sensors. This thesis study the potential benefits of 3D integration, with local processing and short feedback loops, for the realisation of a High Dynamic Range (HDR) image sensor. The dense vertical interconnections are used to locally adapt the integration time by group of pixels, called macro-pixels, while keeping a classic pixel architecture and hence a high fill factor. Stacking the pixel section and circuit section enables a compact pixel and the integration of flexible and versatile functions. High Dynamic Range values producing an important quantity of data, the choice has been made to implement data compression to reduce the circuit throughout. A first level of compression is produced by coding the pixel value using a floating format with a common exponent shared among the macro-pixel. A second level of compression is proposed based on a simplified version of the Discrete Cosine Transform (DCT). Using this two level scheme, a compression of 93% can be obtained with a typical PSNR of 30 dB. A validation of the architecture was carried out by the development; fabrication and test of a prototype on a 2D, 180 nm, CMOS technology. A few pixels of each macro-pixel had to be sacrificed to implement the high dynamic range control signals and emulate the 3D integration. The test results are very promising proving the benefits that will bring the 3D integration in term of power consumption and image quality compared to a classic 2D integration. Future realisations of this architecture, done using a real 3D technology, separating sensing and processing on different circuits communicating by vertical interconnection will not need the sacrifice of any pixel to adjust the integration time, improving power consumption, image quality and latency

The diploma thesis deals with the research of CIS sensors, their parameters and market research. It contains a comparison between sensors and line cameras, which are used for similar purposes, therefore in this case for scanning the packaging material. The diploma thesis contains the described construction of the device, including the assembly of components and the design of boards. The work describes in detail the image processing from the CIS sensor and various image preprocessing. There is also described method of defect detection, including their distribution and individual approach to each type of defect. The thesis contains a description of the GUI, including its functions and connection to the application dealing with image processing.

Antibiotic resistance is now a recognized problem in global health. In attempts to find solutions to detect bacteria causing antibiotic resistance we turn to technological solutions that are miniaturized, portable and cheap. The current diagnostic procedures cannot provide correct information outside laboratory settings, at the point-of-care, within necessary time. This has led to ineffective treatment of urinary tract infections causing recurrent infections and multi-drug resistant bacteria to spread. The bacteria genes show which antibiotic that is required to eliminate disease and spread of resistance. Hence, the solution would be to perform nucleic acid testing at the point-of-care. By using new DNA amplification methods it is possible to miniaturize the diagnostic test to a so-called Lab-on-a-chip. These solutions would enable sample-in-results-out capability of the system at the point-of-care. For this to work one of the most important factors is fluorescent signal read-out from DNA amplification products. In this project the design parameters of such a read-out device was investigated with focus on image sensor sensitivity and device integration. During the project it was found that a low-cost commercial image sensor could be used to record images of a (3.76 x 2.74 mm2) micro well array of nanoliter sized PCR chambers. Different imaging artifacts appearing during sample partitioning were observed, distance dependency between sensor surface well array was investigate, and finally the image sensor function was compared to a fluorescent microscope.

Les capteurs intelligents permettentaux systèmes embarqués d’analyser leurenvironnement sans transmission de donnéesbrutes, consommatrice d’énergie. Ce mémoireprésente donc un travail sur un imageur intégrantdu traitement d’image. Deux figures de méritesont introduites pour classer l’état de l’art desimageurs intelligents en fonction de leurversatilité et de leur préservation de la surfacephotosensible. Cela met en évidence uncompromis que ce travail essaie d’améliorer enexplorant une approche par macropixels. Eneffet, en regroupant les éléments de calculs (PEs)pour plusieurs pixels, les traitements sont à lafois massivement parallèles et potentiellementplus versatiles à surface photosensible donnée.Une adaptation du filtrage spatial et du filtragetemporel en adéquation avec une architecture parmacropixels est proposée (sous-échantillonnagepar 3x3 pixels et par 2x2 pixels respectivement),et validée fonctionnellement. Une architectured’imageur en macropixels asymétriques est doncprésentée. Le PE conçu est un circuit analogiqueà capacités commutées, programmable par uncontrôle numérique extérieur à la matrice. Sondimensionnement est discuté pour descompromis entre surface et précision des calculs,avant d’être implémenté en calcul approximépour notre cas. La matrice proposée a été simuléeen vue extraite et présente des images de résultatsde détection de contours ou de différencetemporelle corrects, avec un facteur deremplissage de 28%. / Smart sensors allow embeddedsystems for analysing their environment withoutany transmission of raw data, which consumes alot of power. This thesis presents an imagesensor integrating image processing tasks. Twofigures of merit are introduced in order toclassify the state of the art of smart imagersregarding their versatility and their preservationof photosensitive area. This shows a trade-offthat this work aims at improving by using amacropixel approach. By merging processingelements (PEs) between several pixels,processing tasks are both massively parallel andpotentially more versatile at givenphotosensitive area. An adaptation of spatial andtemporal filtering, matching such anarchitecture is proposed (downsampling by3x3 and 2x2 pixels respectively for eachprocessing task) and functionnally validated. Anarchitecture of asymmetric macropixels is thuspresented. The designed PE is an analogswitched capacitor circuit that is controlled byout-of-matrix digital electronics. The sizing ofthe PE is discussed over the trade-off betweenaccuracy and area, and implemented in anapproximate computing approach in our study.The proposed matrix of pixels and PEs issimulated in post-layout extracted views andshows good results on computed images of edgedetection or temporal difference, with a 28% fillfactor.

Logarithmic sensors are capable of capturing the wide dynamic range of intensities available in nature with minimum number of bits and post-processing required. A simple circuit able to perform logarithmic capture is one utilising a MOS device in weak inversion. However, the output of this pixel is crippled due to fixed pattern noise. Technique proposed to reduce this noise fail to produce high quality images on account of unaccounted high gain variations in the pixel. An electronic calibration technique is proposed which is capable of reducing both multiplicative as well as additive FPN. Contrast properties matching that of human eye are reported from these sensors. With reduced FPN, the pixel performance at low intensities becomes concerning. In these regions, the high leakage current of the CMOS process affects the logarithmic pixel. To reduce this current, two different techniques using a modified circuit and another with modified layout are tested. The layout technique is observed to reduce the leakage current. In addition, this layout can be used to linearise the output of logarithmic pixel in low light regions. The unique linear response at low light and logarithmic pixel at high light is further investigated. A new model based on the device physics is derived to represent this response. The fixed pattern noise profile is also investigated. An intelligent iterative scheme is proposed and verified to extract the photocurrent flowing in the pixel and correct the fixed pattern noise utilising the new model. Future research ideas leading to better designs of logarithmic pixels and post-processing of these signals are proposed at the end of the thesis.