Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors. / This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter.

L'impact des interconnections d'un circuit intégré sur les performances et la consommation est de plus en plus important à partir du nœud CMOS 28 nm et au-delà, ayant pour effet de minimiser de plus ne plus la loi de Moore. Cela a motivé l'intérêt des technologies d'empilement 3D pour réduire l'effet des interconnections sur les performances des circuits. Les technologies d'empilement 3D varient suivant différents procédés de fabrication d'où l'on mettra en avant la technologie Trough Silicon Via (TSV) – Collage Cuivre-Cuivre (Cu-Cu) et 3D Monolithique. TSV et Cu-Cu présentent des diamètres d'interconnexions 3D de l'ordre de 10 µm tandis que le diamètre d'une interconnexion 3D Monolithique est 0.1 µm, c'est-à-dire cent fois plus petit. Un tel diamètre d'interconnexion créée de nouveaux challenge en terme de conception de circuit intégré numérique. Dans ce contexte, notre objectif est de proposer des méthodologies de conception de circuits 3D innovantes afin d'utiliser au mieux la densité d'intégration possible et d'évaluer efficacement les gains en performance, surface et consommation potentiels de ces différentes technologies d'empilement par rapport à la conception de circuit 2D.Trois contributions principales constituent cette thèse : La densité d'intégration offerte par les technologies d'empilement étudiées laisse le possibilité de revoir la topologie des cellules de bases en les concevant directement en 3D. C'est ce qui a été fait dans l'approche Cellule sur Buffer (Cell-on-Buffer – CoB), en empilant la fonction logique de base d'une cellule sur l'étage d'amplification. Les simulations montrent des gains substantiels par rapport aux circuits 2D. On a imaginé par la suite désaligner les niveaux d'alimentation de chaque tranche afin de créer une technique de Multi-VDD adaptée à l'empilement 3D pour réduire encore plus la consommation des circuits 3D.Dans un deuxième temps, le partitionnement grain fin des cellules a été étudié. En effet au niveau VLSI, quand on conçoit un circuit de plusieurs milliers voir million de cellules standard en 3D, se pose la question de l'attribution de telle ou telle cellule sur la tranche haute ou basse du circuit 3D afin d'accroitre au mieux les performances et consommation du circuit 3D. Une méthodologie de partitionnement physique est introduite pour cela.Enfin un environnement d'évaluation des performances et consommation des technologies 3D est présenté avec pour objectif de rapidement tester les gains possibles de telle ou telle technologie 3D tout en donnant des directives quant à l'impact des certains paramètres technologiques 3D sur les performances et consommation. / Scaling limitations of advanced technology nodes are increasing and the BEOL parasitics are becoming more dominant. This has led to an increasing interest in 3D technologies to overcome such limitations and to continue the scaling predicted by Moore's Law. 3D technologies vary according to the fabrication process which creates a wide spectrum of technologies including Through-Silicon-VIA (TSV), Copper-to-Copper (CuCu) and Monolithic 3D (M3D). TSV and CuCu provide 3D contacts of pitch around 5-10um while M3D scales down 3D via pitch extremely to 0.11um. Such high-density capability of Monolithic 3D technology creates new design paradigms. In this context, our objective is to propose innovative design methodologies to well utilize M3D technology and introduce a technology assessment framework to evaluate different M3D technology parameters from design perspective.This thesis can be divided into three main contributions. As creating 3D standard cells become achievable thanks to M3D technology, a new 3D standard cell approach has been introduced which we call it ‘3D Cell-on-Buffer' (3DCoB). 3DCoB cells are created by splitting 2D cells into functioning gates and driving buffers stacked over each other. The simulation results show gain in timing performances compared to 2D. By applying an additionally Multi-VDD low-power approach, iso-performance power gain has been achieved. Afterwards cell-on-cell design approach has been explored where a partitioning methodology is needed to distribute cells between different tiers, i.e. determine which cell is placed on which tier. A physical-aware partitioning methodology has been introduced which improves power-performance-area results comparing to the state-of-the-art partitioning techniques. Finally a full high-density 3D technology assessment study is presented to explore the trade-offs between different 3D technologies, block complexities and partitioning methodologies.

Ces travaux de thèse proposent une approche de réalisation d'intégration d'isolation galvanique optique plus performante entre la partie de commande éloignée et la partie de puissance d'un convertisseur d'énergie. Ce mémoire de thèse est composé de trois chapitres. Après une étude bibliographique et un positionnement de l'approche dans le premier chapitre, la conception de la puce de commande, les différentes fonctions développées seront vus en détail, et les résultats pratiques et les performances des réalisations effectuées seront présentés, avec plusieurs études de photodétecteurs et circuits de traitement intégrés en technologie CMOS. Dans le dernier chapitre de la thèse, un autre aspect sera abordé, en intégrant une alimentation flottante isolée générée par voie optique. Les avantages résultant de cette approche seront également discutés. Les puces de commande sont fabriquées en technologie CMOS standard C35 AMS pour les premiers prototypes et transférées en technologie CMOS SOI Xfab 018 afin de tester nos fonctions à haute température. La mise en œuvre du circuit de commande par voie optique dans un convertisseur de puissance sera réalisée afin de valider le fonctionnement de notre « gate driver ». / This works proposes an approach of optical galvanic isolation between the control parts on one side and the power transistors and their associated drivers on the other side. This thesis consists of three chapters. After a literature review and the proposition of our approach in the first chapter, the design of the control chip and the different developed functions will be seen in detail in the second chapter. The practical results and performance achievements will be presented with several integrated photodetectors and signal processing circuit in CMOS technology. In the last chapter of the thesis, an integrated optically floating power supply will be investigated. The benefits of this approach will be discussed. These fabricated chips are manufactured in standard CMOS AMS C35 technology for first prototypes and transferred in SOI Xfab 018 CMOS technology to test these functions at high temperature. The implementation of the optically control circuit in a power converter will be presented to validate the operation of our "gate driver".

Durant les quatre dernières décennies, l’industrie des semi-conducteurs a connu une croissance exponentielle. En accord avec l’ITRS et à mesure de l'approche vers le nanomètre, les promesses sont énormes et les composants sont réduits à leurs limites physiques et économiques ultimes. L’objectif principal de cette thèse est d’explorer les opportunités offertes par les technologies émergentes pour la conception d’architectures reconfigurables. Tout d’abord, la thèse se centre sur l’architecture FPGA traditionnelle et étudie des améliorations structurelles apportées par des technologies en ruptures. Tandis que les structures de configuration et de routage occupent la majeure partie de la surface d’un FPGA et limitent ces performances, l’intégration 3-D apparait comme une bonne opportunité pour déplacer ces circuits dans les niveaux métalliques. Des circuits de configuration et de routage utilisant des mémoires résistives compatibles back-end, un procédé d’intégration 3-D ou encore un procédé de réalisation de transistors verticaux seront introduits et évalués dans un contexte architectural complet. Par la suite, la thèse présente de nouvelles propositions architecturales pour la logique à grain ultra-fin. La taille des éléments logiques peut être réduite grâce aux propriétés inhérentes de certaines technologies, telles que l’arrangement en structures entrecroisées de nanofils ou la polarité contrôlable des transistors carbones. Considérant le changement de granularité des opérateurs logiques, des topologies d’interconnexions fixes sont nécessaires afin d’éviter l’important surcoût dû à l’interconnexion programmable. Afin d’étudier les possibilités de cette organisation, un flot d’évaluation est présenté et utilisé pour explorer l’espace de conception relatif aux architectures à grain ultra-fin. / For the last four decades, the semiconductor industry has experienced an exponential growth. According to the ITRS, as we advance into the era of nanotechnology, the traditional CMOS electronics is reaching its physical and economical limits. The main objective of this thesis is to explore novel design opportunities for reconfigurable architectures given by the emerging technologies. On the one hand, the thesis will focus on the traditional FPGA architecture scheme, and survey some structural improvements brought by disruptive technologies. While the memories and routing structures occupy the major part of the FPGAs total area and mainly limit the performances, 3-D integration appears as a good candidate to embed all this circuitry into the metal layers. Configuration and routing circuits based on back-end compatible resistive memories, a monolithic 3-D process flow and a prospective vertical FETs process flow are introduced and assessed within a complete architectural context. On the other hand, the thesis will present some novel architectural schemes for ultra-fine grain computing. The size of the logic elements can be reduced thanks to inherent properties of the technologies, such as the crossbar organization or the controllable polarity of carbon electronics. Considering the granularity of the logic elements, specific fixed and incomplete interconnection topologies are required to prevent the large overhead of a configurable interconnection pattern. To evaluate the potentiality of this new architectural scheme, a specific benchmarking flow will be presented in order to explore the ultra-fine grain architectural design space.

Ces travaux s'inscrivent dans le contexte de la gestion de l'énergie électrique dans les applications domestiques 230V - 50Hz. Le niveau de puissance visé se situe aux environs de la centaine de watts, et les structures de conversion utilisent des interrupteurs bidirectionnels bicommandables réalisés aujourd'hui à l'aide d'associations anti-série de composants de type MOS. Malgré les améliorations apportées par certains de ces dispositifs, leur coût de fabrication reste encore élevé et limite leur plus large diffusion sur ce marché partagé avec le triac à ce jour. Nous proposons une architecture de structure bipolaire bidirectionnelle en courant et symétrique en tension appelée BipAC. Le BipAC est une structure verticale bidirectionnelle, contrôlable à la fermeture et à l'ouverture, réalisable sur substrat N (BipAC PNP) ou P (BipAC NPN). Sa faible chute de tension à l'état passant et sa commande ON/OFF avec une seule électrode de référence la rendent intéressante pour des applications spécifiques à faible niveau de courant (<1A). L'étude de la structure BipAC s'appuie sur des simulations physiques 2D effectuées à l'aide du logiciel SentaurusTM. Afin d'améliorer le gain en courant de la structure BipAC initiale, une nouvelle version du BipAC a été proposée et validée par des simulations physiques 2D (de type process et électrique). Ensuite, des masques sont conçus sous le logiciel CadenceTM. La structure initiale est réalisée sur les deux types de substrat et pour deux épaisseurs différentes de chaque type. La fonctionnalité du BipAC est validée par des caractérisations électriques. / This thesis work deals with the design of an AC switch structure for specific ac mains applications 230V - 50 Hz. The targeted power level is about a hundred watts, and the currently used converter circuits make use of bidirectional switches that are realized using anti-series connected MOS transistors. Despite the improvements in performance provided by some of these structures, their fabrication cost is still high and limits their widespread diffusion in a market shared with the triac. We propose a current and voltage bidirectional bipolar device called a BipAC. It can be realized in an N-substrate (PNP BipAC) or a P-substrate (NPN BipAC). It can be controlled both to turn-on and turn-off with respect to a single reference electrode. It exhibits a very low on-state voltage that makes it attractive for specific mains applications with low load current (< 1A rms). The study of the BipAC structure is carried-out using 2D SentaurusTM physical simulations. In order to improve the current gain of the initial BipAC structure, a new version of the BipAC structure is proposed and its operating modes validated using 2D physical simulations (both process and electrical). Masks were then designed under CadenceTM software. The initial BipAC structure is realized on N and P substrates and for two different thicknesses. The operating modes of the monolithic bidirectional BipAC switch were validated through electrical characterizations.

La thèse porte sur l'intégration fonctionnelle autour des composants commandables bidirectionnels en courant et en tension, avec pour application, la conversion AC-AC à prélèvement sinusoïdal (PFC). La première partie du document de thèse présente la mise en oeuvre d'un gradateur AC-AC à l'aide de dispositifs intégrables. Certains bénéfices sont clairement mis en évidence à travers une analyse fonctionnelle et une validation expérimentale complètes. La seconde partie du mémoire porte sur l'intégration fonctionnelle des périphériques nécessaires à la mise en oeuvre d'un composant de puissance à structure verticale. En particulier, les conditions d'intégration, le contexte technologique et les performances électriques sont abordés et analysés. L'étude est conduite à travers un effort de modélisation conséquent, tant au niveau des composants que des interactions entre composants. Une validation expérimentale conduite au CIME-Nanotech apporte des conclusions intéressantes sur la démarche suivie.

En aéronautique, les contraintes sont telles que la masse des filtres peut représenterjusqu'à 50% de la masse totale du convertisseur. Ces dernières années, les convertisseursmulticellulaires parallèles entrelacés et magnétiquement couplés ont conduit à améliorer lesperformances des convertisseurs (densité de puissance, efficacité, dynamique,...). Denombreuses topologies de filtrages entrelacés existent, l'objectif principal de cette étude est detrouver parmi ces topologies celles qui sont les mieux adaptées à la réalisation d’un onduleurde tension 110Veff / 400Hz triphasé 25kVA. Il est démontré que le choix du type de matériaumagnétique a un impact déterminant sur le poids, le volume et les pertes du convertisseur. Quidit parallélisation, dit multiplication du nombre de semi-conducteurs. Ces nouvelles structuresdoivent garantir à la fois un rendement élevé, une masse faible et une continuté defonctionnement, même en cas de panne d’un semiconducteur de puissance ou de sacommande. Mais coupler les phases entre elles, impose un lien indissociable qui peut êtrenuisible au fonctionnement de la structure en cas de dysfonctionnement. Des solutionsexistent et sont abordées dans l’étude. Enfin, la réalisation pratique d'un prototype semiindustrielde convertisseur triphasé utilisant des transformateurs interphases est présentée. Ils’agit d’un onduleur réseau avionique triphasé avec reconstruction de neutre pour fonctionneren déséquilibré. Les résultats expérimentaux démontrent l’avantage d’un convertisseur / In aeronautics field, the constraints are such as the mass of the filters can represent upto 50% of the total mass of the converter. During the last years, magnetic coupled interleavedconverters enhances performances (power density, efficiency, transient response). It existeseveral possibilities for use interleaved coupled topologies that use inter-phase transformerexist, the main objective of this study is to find among these topologies the best adaptedconfiguration in the context of a three-phase voltage inverter 110Veff/400Hz 25kVA. Thechoice of the magnetic material type has a great impact on determining the weight, thevolume and the losses of the converter. Parallelization leads to increase the semiconductornumber. These new structures must guarantee at the same time a raised efficiency, a low massand a great reliability, even in the event of case of breakdown of a power semiconductor orhis driver circuit. But coupleing the phases between themselve, imposes a dangerous stronglink on the structure operation in event of default. Solutions exist and are presented in thestudy. Lastly, the implementation of a semi-industrial of three-phase converter using interphasestransformers is performed. This inverter has been desinging to be use on a three-phaseavionics inverter network with rebuilding of neutral in case of unbalancing. Experimentalresults show the advantage of an interleaved converter compared with a conventional solution.

L'Interaction Fluide-Structure (IFS) décrit une classe très générale de problème physique, ce qui explique la nécessité de développer une méthode numérique capable de simuler le problème FSI. Pour cette raison, un solveur IFS est développé qui peut traiter un écoulement de fluide incompressible en interaction avec des structures différente: élastique ou rigide. Dans cet aspect, le solveur peut couvrir une large gamme d'applications.La méthode proposée est développée dans le cadre d'une formulation monolithique dans un contexte Eulérien. Cette méthode consiste à considérer un seul maillage et résoudre un seul système d'équations avec des propriétés matérielles différentes. La fonction distance permet de définir la position et l'interface de tous les objets à l'intérieur du domaine et de fournir les propriétés physiques pour chaque sous-domaine. L'adaptation de maillage anisotrope basé sur la variation de la fonction distance est ensuite appliquée pour assurer une capture précise des discontinuités à l'interface fluide-solide.La formulation monolithique est assurée par l'ajout d'un tenseur supplémentaire dans les équations de Navier-Stokes. Ce tenseur provient de la présence de la structure dans le fluide. Le système est résolu en utilisant une méthode élément fini et stabilisé suivant la formulation variationnelle multiéchelle. Cette formulation consiste à décomposer les champs de vitesse et pression en grande et petite échelles. La particularité de l'approche proposée réside dans l'enrichissement du tenseur de l'extra contraint.La première application est la simulation IFS avec un corps rigide. Le corps rigide est décrit en imposant une valeur nul du tenseur des déformations, et le mouvement est obtenu par la résolution du mouvement de corps rigide. Nous évaluons le comportement et la précision de la formulation proposée dans la simulation des exemples 2D et 3D. Les résultats sont comparés avec la littérature et montrent que la méthode développée est stable et précise.La seconde application est la simulation IFS avec un corps élastique. Dans ce cas, une équation supplémentaire est ajoutée au système précédent qui permet de résoudre le champ de déplacement. Et la contrainte de rigidité est remplacée par la loi de comportement du corps élastique. La déformation et le mouvement du corps élastique sont réalisés en résolvant l'équation de convection de la Level-Set. Nous illustrons la flexibilité de la formulation proposée par des exemples 2D. / Numerical simulations of fluid-structure interaction (FSI) are of first interest in numerous industrial problems: aeronautics, heat treatments, aerodynamic, bioengineering... Because of the high complexity of such problems, analytical study is in general not sufficient to understand and solve them. FSI simulations are then nowadays the focus of numerous investigations, and various approaches are proposed to treat them. We propose in this thesis a novel monolithic approach to deal with the interaction between an incompressible fluid flow and rigid/ elastic material. This method consists in considering a single grid and solving one set of equations with different material properties. A distance function enables to define the position and the interface of any objects with complex shapes inside the volume and to provide heterogeneous physical properties for each subdomain. Different anisotropic mesh adaptation algorithms based on the variations of the distance function or on using error estimators are used to ensure an accurate capture of the discontinuities at the fluid-solid interface. The monolithic formulation is insured by adding an extra-stress tensor in the Navier-Stokes equations coming from the presence of the structure in the fluid. The system is then solved using a finite element Variational MultiScale (VMS) method, which consists of decomposition, for both the velocity and the pressure fields, into coarse/resolved scales and fine/unresolved scales. The distinctive feature of the proposed approach resides in the efficient enrichment of the extra constraint. In the first part of the thesis, we use the proposed approach to assess its accuracy and ability to deal with fluid-rigid interaction. The rigid body is prescribed under the constraint of imposing the nullity of the strain tensor, and its movement is achieved by solving the rigid body motion. Several test case, in 2D and 3D with simple and complex geometries are presented. Results are compared with existing ones in the literature showing good stability and accuracy on unstructured and adapted meshes. In the second, we present different routes and an extension of the approach to deal with elastic body. In this case, an additional equation is added to the previous system to solve the displacement field. And the rigidity constraint is replaced with a corresponding behaviour law of the material. The elastic deformation and motion are captured using a convected level-set method. We present several 2D numerical tests, which is considered as classical benchmarks in the literature, and discuss their results.

Ce document présente les travaux de thèse ayant pour objet la recherche et développement d’une technologie co-intégrée HEMT GaN normale-on/normally-off compatible avec les matériaux et procédés technologiques de la technologie normally-on hyperfréquence. Un exposé théorique et une revue de l’état de l’art permettent d’abord d’entrevoir les différentes solutions technologiques qui s’offrent à nous, tout en affirmant et en précisant les applications visées. Différentes briques technologiques sont ensuite développées pour la fabrication de MOS-HEMTs GaN à recess de grille sur des épi-structures à barrière AlGaN ou (Ga)InAlN dédiées aux applications hyperfréquences. Nous insistons sur la possibilité d’intégrer les 2 fonctionnalités normally-off et normally-on de manière monolithique. Les échantillons ainsi réalisés sont ensuite caractérisés électriquement de manière conventionnelle, mais aussi en utilisant des techniques avancées de spectroscopie de pièges comme les paramètres S à basse fréquence et la mesure du transitoire de RON. Bien que certains phénomènes de piègeage dans l’oxyde de grille soient mis en évidence, les résultats sont très satisfaisants : des composants normally-off sont obtenus pour les 2 structures, et les performances sont au niveau de l’état de l’art mondial, avec plusieurs pistes d’amélioration en perspective. / This document reports on research and development efforts towards a normally-on/normally-off integrated GaN HEMT technology that remains compatible with the material and processing dedicated to normally-on microwave devices. Following several theoretical considerations, the state-of-the-art is presented, which gives a perspective on the available technological solutions and helps define the specifications and the targeted applications. The development and optimization of new process steps enables the fabrication of gate-recessed MOS-HEMTs on epi-structures with AlGaN or (Ga)InAlN barrier, monolithically integrable with normally-on transistors. The samples are electrically characterized by means of standard measurements and more advanced trap spectroscopy techniques such as low-frequency S-parameters or RON transient monitoring. In spite of oxide-related trapping phenomena, the results are very promising: normally-off devices are obtained for both structures, and the performances are in line with literature accounts while identified possible improvements can be explored.

Cette thèse porte sur le diagnostic des systèmes à événements discrets modélisés par des Réseaux de Petri labellisés (RdP-L). Les problèmes de diagnostic monolithique et de diagnostic modulaire sont abordés. Des contributions sont proposées pour résoudre les problèmes d'explosion combinatoire et de complexité de calcul. Dans le cadre de l'analyse de la diagnosticabilité monolithique, certaines règles de réduction sont proposées comme un complément pour la plupart des techniques existantes de l'analyse de la diagnosticabilité, qui simplifient le modèle RdP-L tout en préservant sa propriété de diagnosticabilité. Pour un RdP-L sauf et vivant, une nouvelle condition suffisante pour la diagnosticabilité est proposée. Pour un RdR-L borné et non bloquant après l'occurrence d'une faute, l'analyse à-la-volée est améliorée en utilisant la notion d'explications minimales qui permettent de compacter l'espace d'état ; et en utilisant des T-semiflots pour trouver rapidement un cycle indéterminé. Une analyse à-la-volée utilisant Verifier Nets (VN) est proposée pour analyser à la fois les RdP-L bornés et non-bornés, ce qui permet d'obtenir un compromis entre efficacité du calcul et limitation des explosions combinatoires. Dans le cadre de l'analyse de la diagnosticabilité modulaire, une nouvelle approche est proposée pour les RdP-Ls décomposés. Les règles de réduction, qui préservent la propriété de la diagnosticabilité modulaire, sont appliquées pour simplifier le modèle initial. La diagnosticabilité locale est analysée en construisant le VN et le Graphe d'Accessibilité Modifié (MAG) du modèle local. La diagnosticabilité modulaire est vérifiée en construisant la composition parallèle du MAG et des graphes d'accessibilités d'autres modules du système. La complexité de calcul est inférieure à celles des autre approches dans la littérature. D'autre part, l'explosion combinatoire est également réduite en utilisant la technique de ε-réduction / This thesis deals with fault diagnosis of discrete event systems modeled by labeled Petri nets (LPN). The monolithic diagnosability and modular diagnosability issues are addressed. The contributions are proposed to reduce the combinatorial explosion and the computational complexity problems. Regarding monolithic diagnosability analysis, some reduction rules are proposed as a complement for most diagnosability techniques, which simplify the LPN model and preserve the diagnosability property. For a safe and live LPN, a new sufficient condition for diagnosability is proposed. For a bounded LPN that does not deadlock after a fault, the on-the-fly diagnosability analysis is improved by using minimal explanations to compact the state space; and by using T-invariants, to find quickly an indeterminate cycle. An on-the-fly diagnosability analysis using Verifier Nets (VN) is proposed to analyze both bounded and unbounded LPN, which achieves a compromise between computation efficiency and combinatorial explosion limitation. Regarding modular diagnosability analysis, a new approach is proposed for decomposed LPNs model. Reduction rules, that preserve the modular diagnosability property, are applied to simplify the model. The local diagnosability is analyzed by building the VN and the Modified Reachability Graph (MRG) of the local model. The modular diagnosability is verified by building the parallel composition of the MRG and the reachability graphs of other modules of the system. We prove in this study that the computational complexity of our approach is lower than existing approaches of literature. The combinatorial explosion is also reduced by using the ε -reduction technique.