Dans cette thèse on a développé des algorithmes semi-implicites procédures partagées et monolithiques pour l'interaction entre un fluide gouverné par le modèle de Navier Stokes et une structure. Dans le premier chapitre, on présente un algorithme semi-implicite procédures partagées pour l'interaction entre un fluide et une structure gouvernée soit par les équations d'élasticité linéaire ou soit par le modèle de Saint-Venant Kirchhoff non linéaire. Dans le second chapitre, on propose un algorithme semi-implicite procédures partagées pour l'interaction entre un fluide et une structure de modèle linéaire et on montre un résultat de stabilité inconditionnelle en temps de l'algorithme. Un problème d'optimisation est résolu dans les deux algorithmes précédents, afin de satisfaire les conditions de continuité des vitesses et d'égalité des contraintes à l'interface. Durant les itérations de BFGS pour résoudre le problème d'optimisation, le maillage fluide reste fixe et la matrice fluide n'est factorisée qu'une seule fois, ce qui réduit l'effort de calcul. Dans le troisième chapitre, un algorithme semi-implicite monolithique pour l'interaction entre un fluide et une structure de modèle linéaire est proposé. L'algorithme utilise un maillage global pour le domaine fluide structure. La condition de continuité des vitesses à l'interface est automatiquement satisfaite et celle de l'égalité des contraintes n'apparaît pas explicitement dans la formulation faible. A chaque pas de temps on résout un système monolithique d'inconnues vitesse et pression définies sur le domaine global. Le temps CPU est réduit quand l'approche monolithique est utilisée à la place des procédures partagées. / Our aim was to develop some partitioned procedures and monolithic semi-implicit algorithms for solving the interaction between a fluid governed by Navier Stokes equations and a structure. In the first chapter, we propose a partitioned procedures semi-implicit algorithm for solving fluid-structure interaction problems, with a structure governed either by linear elasticity equations or by the non-linear Saint-Venant Kirchhoff model. In the second chapter, we present a partitioned procedures semi-implicit algorithm for solving fluid-structure interaction problem with a linear model for the structure and we prove an unconditional stability result of the algorithm. In the above algorithms, an optimization problem must be solved in order to get the continuity of the velocity as well as the continuity of the stress at the interface. During the iterations of BFGS for solving the optimization problem, the fluid mesh does not move and the fluid matrix is only factorized once, which reduces the computational effort. In the fast chapter, we present a monolithic semi-implicit algorithm for solving fluid-structure interaction problem with linear model for the structure. The algorithm uses one global mesh for the fluid-structure domain. The continuity of velocity at the interface is automatically satisfied and the continuity of stress does not appear explicitly in the global weak form due to the action and reaction principle. At each time step, we have to solve a monolithic system of unknowns velocity and pressure defined on the global fluid-structure domain. When the monolithic approach is used the CPU time is reduced compared to a particular partitioned procedures strategy.

La complexité des systèmes de télécommunications par fibre optique évolue rapidement de façon à offrir plus de bande passante. Comme ce fut le cas pour l’industrie de la microélectronique, l’intégration de composants photoniques avancés est requise pour la production de composants de haute qualité aux fonctions multiples. C’est dans ce contexte, que s’inscrit ce travail qui consiste à contrôler la longueur d’onde d’émission des nanostructures InAs fabriquées dans deux types matrice InP. En effet, le premier volet de ce travail consiste à étudier les îlots quantiques InAs dans une matrice d’InP massif et sera dédié principalement à l’investigation de l’impact de l’interdiffusion sélective sur les propriétés optiques de bâtonnets quantiques (BaQs) élaborées par l’épitaxie par jets moléculaires (EJM). Un prototype d’une source modulable en longueur a été achevé à base de ces hétérostructures. Un modèles théorique qui traite de l’activation et du transfert thermique des porteurs à travers les BaQs de différentes tailles, créés par l’implantation ionique contrôlée a été développé. Les acquits obtenues dans le premier thème nous ont permis d’aborder une deuxième thématique très concurrentielle liée à l’étude des structures à Nanofils (NFs) InP et des hétérostructures à nanofils InAs/InP allant des structures 1D cœur/coquilles aux structures contenant une BQ InAs par nanofil InP par EJM en mode VLS (Vapeur-Liquide-Solide) sur substrat silicium. Nous avons révélé par différentes techniques spectroscopiques (PL, excitation de PL, microPL, PLRT) des propriétés optiques très spécifiques et particulièrement intéressantes : fort rapport surface/volume impactant sur les durées de vie des porteurs photocrés, présence de différentes phases cristallines (Wurtzite et Zinc-blende) au sein d’un même nanofil en fonction des conditions de croissance. Nous avons pu réaliser des couches actives des émetteurs à base de NFs dans lesquels nous avons privilégié la formation de segments d’InAs assimilables à des boîtes quantiques avec une forte localisation spatiale des porteurs et un très fort maintient de la luminescence en fonction de la température. Les mesures de PL montrent que les segments d’InAs émettent dans la gamme 1.3-1.55 µm ce qui montre le potentiel d’applications de ce type de nanofils dans une technologie des télécommunications par fibres optiques. / La complexité des systèmes de télécommunications par fibre optique évolue rapidement de façon à offrir plus de bande passante. Comme ce fut le cas pour l’industrie de la microélectronique, l’intégration de composants photoniques avancés est requise pour la production de composants de haute qualité aux fonctions multiples. C’est dans ce contexte, que s’inscrit ce travail qui consiste à contrôler la longueur d’onde d’émission des nanostructures InAs fabriquées dans deux types matrice InP. En effet, le premier volet de ce travail consiste à étudier les îlots quantiques InAs dans une matrice d’InP massif et sera dédié principalement à l’investigation de l’impact de l’interdiffusion sélective sur les propriétés optiques de bâtonnets quantiques (BaQs) élaborées par l’épitaxie par jets moléculaires (EJM). Un prototype d’une source modulable en longueur a été achevé à base de ces hétérostructures. Un modèles théorique qui traite de l’activation et du transfert thermique des porteurs à travers les BaQs de différentes tailles, créés par l’implantation ionique contrôlée a été développé. Les acquits obtenues dans le premier thème nous ont permis d’aborder une deuxième thématique très concurrentielle liée à l’étude des structures à Nanofils (NFs) InP et des hétérostructures à nanofils InAs/InP allant des structures 1D cœur/coquilles aux structures contenant une BQ InAs par nanofil InP par EJM en mode VLS (Vapeur-Liquide-Solide) sur substrat silicium. Nous avons révélé par différentes techniques spectroscopiques (PL, excitation de PL, microPL, PLRT) des propriétés optiques très spécifiques et particulièrement intéressantes : fort rapport surface/volume impactant sur les durées de vie des porteurs photocrés, présence de différentes phases cristallines (Wurtzite et Zinc-blende) au sein d’un même nanofil en fonction des conditions de croissance. Nous avons pu réaliser des couches actives des émetteurs à base de NFs dans lesquels nous avons privilégié la formation de segments d’InAs assimilables à des boîtes quantiques avec une forte localisation spatiale des porteurs et un très fort maintient de la luminescence en fonction de la température. Les mesures de PL montrent que les segments d’InAs émettent dans la gamme 1.3-1.55 µm ce qui montre le potentiel d’applications de ce type de nanofils dans une technologie des télécommunications par fibres optiques.

La miniaturisation des circuits et la montée en fréquence constituent deux importants leitmotives des systèmes de communication modernes. En effet, avec l'augmentation permanente du nombre d'utilisateurs du spectre fréquentiel et la multiplication des services de télécommunications offerts, les bandes de fréquences radiofréquences sont saturées et des bandes de fréquences micro-ondes et millimétriques sont à présent allouées à des applications grand public. Ceci exige le développement de technologies innovantes assurant aux circuits intégrés micro-ondes et millimétriques d'excellentes performances en terme de pertes, de facteur de qualité, d'intégration avec un encombrement et coût réduits. Dans cette optique, la technologie silicium constitue le candidat idéal pour satisfaire à ces exigences grâce à sa maturité, son faible coût, sa grande capacité d'intégration et la possibilité de réaliser des circuits intégrés à base de technologies SiGe ou CMOS. Cependant, la forte tangente de pertes et la faible résistivité du silicium dégradent considérablement les performances des circuits passifs aux fréquences micro-ondes et millimétriques. Nos travaux ont donc consisté à développer de nouvelles filières technologiques à faibles pertes pour lever ce verrou technologique et permettre une intégration monolithique de composants passifs avec des circuits intégrés pour un coût très réduit. Le premier chapitre de ce mémoire est dédié à l'état de l'art des différentes solutions technologiques proposées pour contourner les mécanismes à l'origine des pertes dans les interconnexions coplanaires sur substrat silicium. Dans le second chapitre, nous présentons les différentes filières technologiques développées pour optimiser les performances des circuits passifs sur substrat silicium basse résistivité. La première consiste à utiliser une couche organique épaisse faibles pertes pour éloigner les circuits passifs du substrat silicium dispersif. La deuxième solution est basée sur la combi naison de micro-usinage de surface et de dépôt de couche épaisse de polymère toujours à faibles pertes. Enfin, la dernière approche consiste à suspendre nos circuits planaires sur une membrane en polymère afin de supprimer complètement le substrat silicium. Ces technologies ont permis une réduction d'au moins 75 % des pertes d'une ligne de transmission coplanaire 50 W, de même qu'une forte amélioration du facteur de qualité par rapport à une ligne coplanaire sur silicium massif. Le troisième chapitre est consacré à la mise en application de ces filières technologiques faibles pertes à un filtre coplanaire passe-bande centré à 60 GHz ainsi qu'à des antennes planaires fonctionnant dans la bande 24 GHz ISM. Enfin, le dernier chapitre est consacré au développement des briques technologiques nécessaires à l'intégration monolithique faible coût de composants passifs sur membrane polymère (tels que des antennes, inductances, filtres,&) avec les circuits actifs à hétérostructure en SiGe. La compatibilité des principales étapes nécessaires à une telle intégration avec les circuits monolithiques intégrés MMIC a également été étudiée. Une règle de dessin a notamment été définie pour localiser le micro-usinage du silicium sans dégrader les performances des circuits intégrés.

Dans le domaine de l'intégration hybride de puissance, l'opération de câblage des dispositifs semi-conducteurs de puissance est la cause de fortes interactions électriques parasites entre les inductances de connexion, les capacités parasites par rapport au plan de masse, les dispositifs de puissance eux même et leur électronique de commande rapprochée. Ces interactions constituent une source de pollution et d'auto-perturbation EMI d'une part et un facteur de limitation des performances et de la fiabilité d'autre part. La voie de l'intégration monolithique de puissance au sein d'un même cristal constitue une approche intéressante permettant de solutionner simultanément l'ensemble des problèmes induits par l'intégration hybride. Dans ce cadre, les travaux de cette thèse visent à étudier la faisabilité d'une approche d'intégration monolithique intermédiaire où une structure générique multiphasée est décomposée et intégrée sous la forme de deux macro-puces, chacune vient intégrer un réseau d'interrupteurs multiphasés partageant au moins une électrode commune. Chaque macro-puce est un "aiguilleur de courant" déclinée en deux versions : une version "high-side" à anode commune/face arrière de la macro-puce et une version "low-side" à cathode commune/face avant de la macro-puce. Ce mode d'intégration adresse des applications de conversion d'énergie de type DC/AC, AC/DC ou encore des interrupteurs de puissance quatre segments de faible et moyenne puissance. L'étude comporte : la modélisation par simulations physiques/électriques 2D de structures de puces proposées, la validation de la fonctionnalité recherchée sur le plan semi-conducteur (structure physique) et système (circuit électrique), la réalisation de puces "prototype" en salle blanche du LAAS puis les caractérisations préliminaires sous pointes et enfin l'étude de solutions d'assemblage 2D et 3D des puces réalisées sur substrat SMI/DBC constituant à terme des modules de puissance ultra compacts. Les perspectives scientifiques à ce travail reposent sur une approche d'intégration monolithique "ultime" des cellules de commutation au sein d'une seule puce. Cette approche reposerait sur la réunion et sur un agencement original des deux aiguilleurs initialement étudiés et profite des résultats de comparaison de leurs techniques d'assemblage.

Les composants hyperfréquences embarqués dans des satellites utilisent actuellement l'encapsulation hermétique dans des boîtiers métalliques ou céramiques. La très forte amélioration des matériaux organiques en termes de dégazage et d'impureté ionique notamment rend possible l'utilisation de solutions quasi-hermétiques pour l'environnement spatial. Les encapsulations plastiques ouvrent des perspectives avérées de gain de dimension et de coût. La validation d'une technologie d'encapsulation repose sur la réalisation d'essais de fiabilité normatifs (1000 heures à 85°C et 85% d'humidité relative). Ces essais sont applicables quels que soient le profil de stockage de la mission, le type d'encapsulation et la technologie des composants utilisés. Les conditions de réalisation de ces essais ne sont pas clairement définies, par exemple l'application ou pas d'un fort champ électrique au niveau du composant. Or ce seul paramètre devient prépondérant lorsque les conditions sont réunies pour permettre la mise en place de phénomènes de corrosion. Ces travaux de thèse se sont axés sur la compréhension des mécanismes de défaillance mis en jeu dans des tests de vieillissement accéléré en chaleur humide. Pour cela, une méthodologie a été mise en œuvre pour établir les signatures électriques en statique de composants défaillants de deux filières technologiques de MMICs GaAs. Ces tests ont été reproduits sur des composants avec et sans encapsulation par une résine époxyde chargée silice, déposée selon le procédé dam-and-fill. Ainsi, il a été possible de distinguer les défaillances liées à la dégradation intrinsèque des composants, de l'effet protecteur ou non de l'encapsulation plastique. En parallèle, le comportement d'échantillons de résines sous différentes ambiances de chaleur humide a été testé et une modélisation a été proposée pour prédire leur prise d'humidité. Concernant l'effet de l'encapsulation par dam-and-fill, les résultats obtenus ont été contradictoires et dépendant des lots de composants. Ces résultats sont à pondérer par la taille restreinte de l'échantillonnage des files de test. En effet, pour la technologie représentative de cette étude, la présence d'une encapsulation plastique, pour un premier lot de composants, a eu tendance d'une part, à ne pas éviter ni même retarder l'apparition de fuites électriques, et d'autre part à aggraver ces dégradations, au point de mener à des défaillances dans la majorité des cas. De plus, des doutes subsistent sur la qualité de ce lot, notamment celle de la passivation. Pour un second lot de composants testés de technologie identique, il a été observé une amélioration de la résistance à l'humidité des composants encapsulés, vis-à-vis des puces nues. L'analyse de défaillance des composants encapsulés est extrêmement difficile car il faut pouvoir accéder aux défauts à la surface, voire sous la surface, du composant protégé. Une solution alternative a donc été cherchée afin de contourner les problèmes posés par la présence du matériau d'encapsulation. La nouvelle approche proposée combine la thermographie infrarouge avec la méthode du point chaud, l'imagerie en optique et l'analyse aux rayons X. Le défaut est tout d'abord localisé par la face avant, malgré la présence de la résine d'encapsulation. Ensuite, la transparence du substrat GaAs aux infrarouges permet des observations par la face arrière du composant. Une méthodologie de préparation relativement simple et rapide a pu être proposée et sa faisabilité démontrée.

L'intégration 3DVLSI, également connue sous le nom d'intégration monolithique ou séquentielle, est présentée et évaluée dans cette thèse comme une alternative à la réduction du nœud technologique des circuits logiques CMOS. L’avantage principal de cette technologie par rapport à l'intégration parallèle 3D, déjà existante, est l'alignement précis entre les niveaux, ce qui permet des contacts 3D réduits et plus proches. Un autre avantage, extrêmement favorable à l’approche 3DVLSI, est l’amélioration du placement et du routage par rapport aux circuits planaires, notamment parce qu’elle permet des interconnexions plus courtes et qu’elle offre a un degré de liberté supplémentaire dans la direction Z pour la conception. Par exemple, les fils les plus longs dans les circuits planaires peuvent ainsi être réduits grâce aux contacts 3DCO, en diminuant les éléments parasites d'interconnexion. Il est ainsi possible d’augmenter la vitesse du circuit et de réduire la puissance électrique. Dans ce contexte, la thèse a été divisée en deux parties. La première partie traite de l’évaluation de la Consommation, des Performances et de la Surface (CPS) et donne des recommandations pour la conception des circuits 3D. La deuxième partie traite la variabilité des circuits 3D en utilisant un modèle statistique unifié, et en proposant une approche pour la variabilité des circuits multi-niveaux. / 3DVLSI integration, also known as monolithic or sequential integration is presented and evaluated in this thesis as a potential contender to continue the scaling for CMOS logic circuits. The main advantage of this technology compared to the already existing 3D parallel integration is its high alignment among tiers, enabling small size and pitch with the inter-tier contacts (3DCO). Another great 3DVLSI feature is its improved capability to place and route circuits, compared to the planar approach: the interconnections can be shorter as the design has an additional degree of freedom in the Z direction. For instance, long wires in planar circuits can cut thanks to 3DCO contacts, lowering the interconnection parasitic elements and speeding up the circuit as well as reducing the power. In this framework, the thesis has been divided into two parts: the first part is dedicated to the evaluation of Performance, Power and Area (PPA) of 3D circuits and gives design guidelines. The second part treats the variability in 3D circuits by using a 3D unified statistical model and propose an approach for the multi-tier variability.

Ces travaux traitent de la réalisation d’un prototype d’interrupteur monolithique bidirectionnel à base de transistor bipolaire. A terme, l’objectif est de développer un interrupteur intelligent à faible perte, complètement intégrable dans l’habitat. Nous nous intéressons d’abord aux composants bidirectionnels existants. Nous présentons ensuite deux transistors bipolaires bidirectionnels. Le premier à base large, de fabrication aisée. Le second, symétrique, latéral, sur substrat SOI, à base fine, verticale, autoprotégée, très novateur. Nous les comparons et optons pour le transistor latéral à base fine, puis discutons les différentes étapes de sa fabrication et montrons qu’elle constitue un véritable challenge. Ensuite, nous détaillons une méthodologie analytique 1D permettant de déterminer les éléments clefs de fabrication de la partie active du transistor. L’étude est validée par des simulations 2D numériques par éléments finis. Nous continuons par une réflexion sur la périphérie du composant et sa métallisation. Nous détaillons les variantes de réalisation envisagées et montrons que ce composant est robuste vis-à-vis des désalignements entre les masques lors de la fabrication. Finalement, nous caractérisons les transistors fabriqués. Initialement le dispositif est parasité par des effets de ségrégation des dopants aux interfaces SiO2 / Si. Nous expliquons qu’il est possible de contrecarrer ces effets, pour finalement valider le concept de transistor bipolaire symétrique latéral sur substrat SOI, à base fine, verticale, autoprotégée. / This study deals with the realization of a prototype of a low losses monolithic bidirectional switch. It is based on a SOI symmetrical and lateral bipolar transistor with a thin, vertical and shielded base. The goal is to produce a switch which can be integrated to smart electronics functions. First, we compare the existing bidirectional solutions. We then introduce two bidirectional bipolar transistors: one with a wide base, easy to realize, and the other one, patented, symmetrical and lateral, using a SOI substrate, with a thin, vertical and shielded base. We compare these two devices and choose the novel and patented lateral bipolar transistor. We then discuss the challenge of its fabrication. We then detail a 1D analytical methodology allowing to define rapidly the key steps of the active area transistor realization. The study is then confirmed by finite element 2D numerical simulations (Sentaurus). Next, we discuss the periphery and metallization of the device. We detail the variant of process introduced. We finally show that this component is robust to masks misaligning during its fabrication. To the end, the transistors are realized and analyzed. We show that, initially, the segregation of dopants at SiO2 / Si interfaces implies a parasiting canal in parallel of the transistor. We then explain how to reduce these parasiting effects, to finally validate the concept of a symmetrical and lateral bipolar transistor on a SOI substrate, with a thin, vertical, shielded base.

Les travaux présentés dans ce manuscrit traite de l'intégration monolithiqued'une unité d'isolement galvanique optique à l'intérieur de la structure d'un transistor depuissance vertical à ffet de champ 600V. L'unité d'isolement galvanique optique est unphotodétecteur qui est responsable du transfert du signal de commande de parti une unitéde commande externe à le transistor de puissance. L'énergie nécessaire pour commuter ledispositif de puissance est fournie au moyen d'un TIA, suivie d'une commande de grille.Le mémoire de thèse se structure en quatre chapitres équivalents: Introduction et motivation:l'isolement glavanic intégrée pour les dispositifs de puissance, photodiodes intégréscompatibles (JVP) pour les interrupteurs de puissance: Modélisation et conception, IPDfabrication et la caractérisation, et les conclusions et les travaux futurs. Les résultats de cestravaux de recherche sont intéressants pour un large spectre d'applications, spécialementpour les fonctions d'alimentation entièrement intégrés avec et coût de fabrication réduitet des solutions fiables, de haut niveau galvaniques isolement qui sont compacts et rentable. / The work presented in this PhD manuscript deals with the monolithic integrationof an optical galvanic isolation unit within the vertical FET structure of a 600Vpower transistor. The optical galvanic isolation unit is a photodetector that is responsiblefor transferring the gating information signal from an external control unit to the powerswitch. The necessary energy to switch the power device is provided by means of a TIAfollowed by a gate driver. This document has four chapters: introduction and motivation:Integrated glavanic isolation for power devices, Compatible integrated phootdiodes (IPDs)for power switches: Modeling and design, IPD fabrication and characterization, and conclusionsand future work. The results of this research work are interesting for a wide rangeof applications specially as the power electronic community strives for a fully integratedpower function with lower implementation costs and reliable, high level galvanic isolationsolutions that are compact and cost effective.

Dans un contexte où les limites intrinsèques des matériaux classiques de l’industrie CMOS sont en passe d’être atteintes du fait de la forte miniaturisation des composants, le développement de la microélectronique requiert la définition de nouvelles solutions pour combiner sur un même substrat (le silicium) des matériaux différents aux propriétés physiques variées. Ceci devrait permettre d’intégrer sur silicium des fonctionnalités nouvelles. Parmi les matériaux d’intérêt, les oxydes fonctionnels de la famille des pérovskites offrent une large gamme de propriétés et attirent donc une attention particulière. D’autre part, la recherche se porte aussi sur les semi-conducteurs de la classe III-V et le Ge pour leurs propriétés optiques ou de transport de charges. Cependant, la grande hétérogénéité chimique et cristallographique entre ces matériaux rend leur association sur silicium par voie épitaxiale particulièrement délicate. Dans ce contexte, ce travail de thèse consiste en une étude approfondie de l’interface Ge sur SrTiO3et des mécanismes à l’origine des modes d’accommodation et de croissance du semi-conducteur sur le substrat pérovskite. Les échantillons, fabriqués par épitaxie par jets moléculaires, ont été étudiés par caractérisations in situ, au synchrotron, diffraction de rayons X en incidence rasante et spectroscopie de photoémission. Des images de microscopie électronique en transmission sont venues compléter cette étude. La combinaison de ces résultats a permis de comprendre et de décrire deux aspects spécifiques des systèmes III-V et Ge sur SrTiO3. Le mode de croissance Volmer-Weber et la compétition entre les orientations cristallines(001) et (111) du Ge sont décrits dans une première partie. La relation d’épitaxie de Ge/SrTiO3est identifiée et l’influence des énergies d’adhésion et de surface libre du semi-conducteur sur sa croissance est élucidée. Dans une deuxième partie, le mode d’accommodation du Ge est plus spécifiquement étudié. La mise en place d’un réseau de dislocations d’interface est observée expérimentalement et analysée à l’aide d’un modèle numérique. Ce travail de thèse a permis de discuter de l’interface d’un système épitaxié très hétérogène et il ouvre des perspectives intéressantes, liées aux spécificités de l’accommodation aux interfaces semi-conducteurs/oxydes, pour l’intégration monolithique de Ge et de III-V sur des substrats d’oxydes/Si. / With the recent developments of the microelectronic industry, the intrinsic limits of the classical CMOS materials are being reached because of the strong miniaturization. Thus, the microelectronic industry is waiting for new solutions for combining, on the same substrate (silicon), different materials with various physical properties in the framework of integrating new functionalities on silicon. Research is now focusing on perovskite oxides because of the very wide range of properties they are offering (electronic, magnetic, etc.), but also on III-V semiconductors for the development of integrated photonic devices and on Ge for its electronic transport properties. However, combining these materials is challenging due to their strong chemical and crystallographic heterogeneity. Thus, this thesis focuses on the Ge/SrTiO3 system. The accommodation mode and growth mechanism have been studied by in situ, synchrotron-based, characterization methods like grazing incidence X-ray scattering and X-ray photoemission spectroscopy. The samples were prepared by molecular beam epitaxy. Transmission electron microscopy images complemented the study. The combination of these results have allowed for highlighting two specificities of the III-V or Ge/SrTiO3epitaxial systems. In a first chapter, the Volmer-Weber growth mode and a competition between (001)and (111)-oriented Ge islands is described. Epitaxial relationship between Ge and SrTiO3, chemical bonds at the interface and influence of adhesion and surface energies on the growth mode are described. In a second part, the specific accommodation mode of the Ge/SrTiO3 interface is studied. The development of a misfit dislocation network during the growth is experimentally observed and analyzed on the basis of a numerical model of the interface. This work provides state of the art understanding of the interface of weakly bonded epitaxial systems and opens interesting perspectives, especially related to the accommodation mode of semiconductors/oxides interfaces, for the monolithic integration of III-V or Ge on oxides/Si substrates.

Les systèmes mobiles intelligents sont déjà dotés de plusieurs composants de type capteur comme les accéléromètres, les thermomètres et les détecteurs infrarouge. Cependant, jusqu’à aujourd’hui l’intégration de capteurs chimiques dans des systèmes compacts sur puce reste limitée pour des raisons de consommation d’énergie et dissipation de chaleur principalement. Le travail présenté dans cette thèse fut donc concentrée sur la démonstration de l’intégration 3D monolithique de SETs sur un substrat de technologie CMOS (Complementary Metal Oxide Semiconductor) pour la réalisation de la fonction capteurs de gaz très sensible et ultra basse consommation d’énergie. L’approche proposée consiste à l’intégration de SETs métalliques à double grilles dans l'unité de fabrication finale BEOL (Back-End-Of-Line) d'une technologie CMOS à l’aide du procédé nanodamascene. L'objectif principal de cette thèse de doctorat peut être divisé en 4 parties : (1) la modélisation et simulation de la réponse d’capteur de gaz à base de SET à double grilles ou d’un MOSFET FD-SOI, et l’estimation de la sensitivité ainsi que la puissance consommée; (2) la caractérisation de la sensitivité du Pt comme couche sensible pour la détection du H2 par la technique de mesure de charge de surface, et le développement du procédé de texturation de surface de la grille fonctionnalisée avec les réseaux de nanotubes de carbone; (3) le développement et l’optimisation du procédé de fabrication des SETs à double grilles dans l’entité BEOL d’un substrat CMOS; et (4) la fonctionnalisation d’un MOSFET FD-SOI avec du Pt pour réalise la fonction de capteur de H2. / The need of integration of new functionalities on mobile and autonomous electronic systems has to take into account all the problematic of heterogeneity together with energy consumption and thermal power dissipation. Therefore, the work presented in this thesis is focussed on the proof of concept of 3D monolithical integration of SETs on CMOS technology for high sensitivity and ultra-low power gas sensing functionality. The proposed approach is to integrate metallic double gate-single electron transistors (DG-SETs) in the Back-End-Of-Line (BEOL) of CMOS circuits (within the CMOS interconnect layers) using the nanodamascene process. The main objective of this Ph.D. thesis can be divided into 4 parts: (1) modelling and simulation of a DG-SET and an FD-SOI MOSFET based gas sensor response, and estimation of the sensitivity as well as the power consumption; (2) investigation of Pt sensitivity to hydrogen by surface charge measurement technique and development of the sensing electrode surface texturing process with CNT networks; (3) development and optimization of DG-SET integration process in the BEOL of a CMOS substrate, and (4) FD-SOI MOSFET functionalization with Pt for H2 sensing.