A tendência de integração de diversos componentes em um único chip tem proporcionado um aumento da complexidade dos sistemas computacionais. Tanto as indústrias quanto o meio acadêmico estão em busca de técnicas que possibilitem diminuir o tempo e o esforço gastos com a verificação no processo de desenvolvimento de hardware, a fim de garantir qualidade, robustez e confiabilidade a esses dispositivos. De forma a contribuir para várias aplicações envolvendo a verificação de sistemas, tais como busca por erros de projeto, avaliação de desempenho, otimização de algoritmos e extração de dados do sistema, o presente trabalho propõe um sistema de monitoramento baseado em computação reconfigurável, capaz de observar de forma não intrusiva o comportamento de um SoC (System-on-Chip) em tempo de execução. Tal sistema é composto por um módulo de monitoramento responsável por captar informações de execução de software em um processador embarcado e uma ferramenta de análise, chamada ACAD, que interpreta esses dados. Por meio da realização de experimentos, verificou-se que o sistema desenvolvido foi capaz de fornecer dados fiéis sobre a quantidade de acessos a memória ou a outros periféricos, tempos de execução de porções (ou a totalidade) do código e número de vezes que cada instrução foi executada. Esses resultados permitem traçar, de maneira precisa, o comportamento de um software executado no processador softcore Nios II, contribuindo assim para facilitar o processo de verificação em sistemas baseados em computação reconfigurável / The trend of integrating several components on a single chip has motivated an increase in the complexity of computing systems. Both industry and academy are in search of new techniques that allow time and effort spent with verification on hardware development process to be reduced to guarantee quality, robustness, reability to these devices. In order to contribute to applications in the system verification area, such as search for design errors, performance evaluation, algorithm optimization and data extraction from the system, this work proposes a monitoring system based on reconfigurable computing. This system must be able to have a run-time non-intrusive probing of a System-on-Chip behaviour. It is formed by a monitoring core responsible for capturing software execution information of a embedded processor and an analysis tool, called ACAD, that decodes the data. Empirically, the implemented system was able to provide precise data about the amount of memory and other peripherals accesses, time measurement for sections (or the entire) of the source code, and number of times each instruction was executed. These results allow to draw, in accurate way, the behaviour of a software executed on the softcore Nios II processor, collaborating to make the verification process of systems based on reconfigurable computing easier

As redes-em-chip (NoCs) surgiram como uma alternativa aos atuais problemas de interconexão decorrentes da redução da escala de tecnologia de fabricação de circuitos integrados. O desenvolvimento de transistores com nanômetros de largura tem permitido a inserção de sistemas altamente complexos em uma única pastilha de silício. Dessa forma, os SoCs (Systems-on-Chip) passaram a constituir inúmeros elementos de processamentos (EPs) e as NoCs têm se apresentado como uma opção eficiente no provimento da interconexão dos mesmos, permitindo maior escalabilidade e paralelismo ao sistema. No entanto, esta conexão não é realizada de forma direta. Todo sistema conectado por uma NoC necessita de interfaces de rede (NIs) para intermediar a conexão dos elementos de processamento aos roteadores da rede. O objetivo desse trabalho é apresentar soluções arquiteturais de interfaces de rede para NoCs que atendam diferentes aplicações de forma genérica. Neste trabalho foram desenvolvidas interfaces de redes reutilizáveis e parametrizáveis, e para atender a estas características, as interfaces de rede possibilitam a configuração de diversos parâmetros arquiteturais, como largura da palavra de dados dos EPs, profundidade das FIFOs das interfaces, profundidade das FIFOs da NoC e largura de dados da rede, possibilitando prover a interconexão de qualquer aplicação com um mínimo de reprojeto. As interfaces de rede, juntamente com a NoC, são responsáveis pelo desempenho da comunicação da aplicação e, para isso, o projeto de uma NI deve ser capaz de atender aos requisitos do sistema, por isso, a importância de se obter um projeto de NIs flexível. Para validar as arquiteturas das NIs desenvolvidas, os módulos do decodificador de vídeo no contexto do padrão H.264 foram conectados à NoC através das interfaces projetadas. A partir dessa implementação, puderam-se levantar diversas necessidades que devem ser atendidas pelas NIs. Por fim, foram analisados os resultados de síntese das NIs para diferentes configurações. Também foram verificados os resultados de síntese e desempenho do decodificador de vídeo H.264 conectado pelas NIs à NoC. Com relação aos resultados de síntese em FPGA, a implementação do decodificador de vídeo com NoC e NIs não apresentou um grande aumento em área quando comparada a implementação com conexão ponto-a-ponto. Além disso, para diferentes configurações das NIs, a NoC pode ser utilizada atendendo aos requisitos de desempenho exigidos pela aplicação, sem a necessidade de operar na sua máxima taxa de operação para a resolução QCIF. / Networks-on-Chip (NoCs) have emerged as an alternative to the current interconnection problems arising from the scaling technology for manufacturing integrated circuits. The development of transistors with nanometer-wide has enabled the integration of highly complex systems on a single silicon wafer. Thus, SoCs (Systemson- Chip) have integrated numerous processing elements (EPs) and NoCs have been presented as an effective option in providing the interconnection of these elements, allowing scalability and parallelism to the system. However, this connection is not done directly. Every system connected by NoC needs network interfaces to intermediate the connection of processing elements to network routers. The goal of this thesis is to present architectural solutions for network interfaces for applications in general. In this work we developed a generic, reusable and configurable network interface. The proposed network interface enables the configuration of several architectural parameters, such as data width of the packets, FIFOs depth of the interfaces, FIFO depth and data width of the NoC, and thus, being able to provide the interconnection of any application with a minimal redesign. Network interfaces, together with the NoC, are responsible for application performance and, therefore, the design of an NI should be able to support the system requirements. To validate the architecture of developed NI, the modules of H.264 decoder were connected to NoC through designed interface. From this implementation, one could raise several needs that must be supported by the NIs. Finally, we analyzed the results of synthesis of the NIs for different configurations. It was also analyzed the results of synthesis and performance of H.264 video decoder connected by NIs to NoC. According to results for FPGA synthesis, the implementation of video decoder with NoC and NIs did not show a large increase in area when compared with the implementation of peer-to-peer. Moreover, for different configurations, the NoC can be used according to time requisitions required by the application, without the need to operate at its maximum operation frequency for QCIF resolution.

Com o avanço da tecnologia de fabricação de chips o atraso em fios globais será maior que o atraso em portas lógicas. Além disso, fios globais longos são mais suscetíveis a problemas de integridade como crosstalk. Uma proposta recente de interconnecção global chamada redes intra-chip reduz essas limitações referentes a fios longos. Além dessas vantagens, redes intra-chip permitem desacoplar comunicação e computação, dividindo um sistema em sub tarefas independentes. Devido as essas vantagens é possível integrar mais lógica em um chip que usa redes intra-chip. Entretanto, o acréscimo de lógica no chip aumenta o custo de teste. Os módulos do chip precisam de mecanismos para transportar dados de teste, que são tipicamente barramentos usados exclusivamente para teste. Entretanto, como mencionado anteriormente, fios globais são caros e acrescentar barramentos de teste pode não ser possível em um futuro próximo. Por outro lado, uma rede intra-chip tem acesso a maioria dos módulos do chip. Esta rede pode ser usada para transportar dados de teste, evitando o acréscimo de barramentos dedicados ao teste. O objetivo dessa tese é estudar o uso de redes intra-chip para o transporte de dados de teste, enfatizando uma abordagem genérica que possa ser aplicada a uma dada rede. Para tanto, essa tese foi divida em três partes: modelos, projeto, e otimização. A tese propõe um modelo funcional de rede que é compatível com a maioria das recém propostas redes intra-chip. O modelo de teste, baseado no modelo funcional da rede, compreende o conjunto de informações necessárias para otimizar a arquitetura de teste. A arquitetura de teste, por sua vez, consiste de lógica para teste e algoritmo de otimização. A lógica de teste compreende lógica para ATE interface e lógica envoltória para módulos de hardware. Os algoritmos otimizam o tempo de teste e a área de lógica de teste no nível dos módulos e no nível do chip. Uma arquitetura convencional de teste de SoCs baseada em barramento de teste dedicado foi comparada com a arquitetura proposta para SoCs baseados em redes intra-chip. Os resultados apontam que o tempo de teste do SoC com a arquitetura proposta aumenta em média 5%. Os resultados também mostram que a lógica de teste da arquitetura proposta é cerca de 20% maior que na arquitetura de teste convencional. Por outro lado, o fluxo de projeto baseado na arquitetura de teste proposta é mais simples que a convencional. Além disso, a arquitetura proposta reduz o nÚmero de fios globais em torno de 20% a 50% para SoCs complexos. Estes resultados demonstram que a arquitetura proposta é melhor para sistemas complexos com um grande nÚmero de módulos. / With the advance of microchip technology, global and long wires will cost more in terms of delay than in terms of logic gates. ln addition, long wires are more susceptible to signal integrity problems such as crosstalk. A recently proposed global interconnect called network-on-chip alleviates the limitation of long wires. Moreover, on-chip networks allow decoupling communication and computation to divide a complete system into manageable and independent sub tasks. Thus, it is possible to integrate more logic into the chip using network-on-chip. However, the complexity growth of cores also increases the test costs since more logic is embedded into a single chip. These embedded cores need a test access mechanism for test data transportation, typically implemented as test-dedicated buses. As mentioned before, global wires are expensive, then, adding test buses may not be feasible in the near future. On the other hand, the on-chip network has access to most cores of the chip. This network could be used also for test data transportation, avoiding additional test-dedicated buses. The goal of this thesis is to study the reuse of on-chip networks for test data transportation, looking for a general reuse approach that can be easily used in a given network. To reach this goal, the thesis is divided in three parts: models, design, and optimization. This thesis proposes a functional model of a network, compatible with most recently proposed best-effort on-chip networks. Based on this functional model, a test model is devised. The test model comprises of a set of necessary and sufficient information required to optimize the test architecture. The test architecture consists of DfT logic and scheduling algorithm. The design of DfT logic comprises adaptation logic for the external tester and test wrappers for the modules. The optimization procedure, focused on mesh-based best-effort NoCs, schedules test data such that the chip test length and DfT silicon are a are minimized. A conventional SoC test architecture based on test-dedicated buses is compared to the proposed approach for best-effort NoCs. The experimental results show that SoC test length has increased 5% on average. The results have also shown that the are a overhead for proposed DfT is around +20% compared to the silicon area to implement the DfT of a convehtional test architecture. On the other hand, we have also presented a simpler design fiow and 20% to 50% of global wiring savings due to the use of NoC for test data transportation. The results corroborate with the conclusion that the proposed NoC reuse is a good approach for complex systems based on a large number of cores and routers.

Submitted by Geandra Rodrigues (geandrar@gmail.com) on 2017-12-20T12:00:43Z No. of bitstreams: 1 giselenogueiraforgaca.pdf: 1203684 bytes, checksum: 59314b5e0521d179b046af64248e362c (MD5) / Approved for entry into archive by Adriana Oliveira (adriana.oliveira@ufjf.edu.br) on 2017-12-22T11:57:21Z (GMT) No. of bitstreams: 1 giselenogueiraforgaca.pdf: 1203684 bytes, checksum: 59314b5e0521d179b046af64248e362c (MD5) / Made available in DSpace on 2017-12-22T11:57:21Z (GMT). No. of bitstreams: 1 giselenogueiraforgaca.pdf: 1203684 bytes, checksum: 59314b5e0521d179b046af64248e362c (MD5) Previous issue date: 2017-08-18 / Fraudes em lácteos é um problema do ponto de vista econômico, já que traz prejuízos ao consumidor, e em alguns casos, são caracterizadas como um problema de saúde pública, visto que essas podem reduzir os componentes nutritivos originais do alimento ou mesmo provocar contaminação microbiológica, química ou física. Por este motivo, metodologias que visam a comprovação da autenticidade dos produtos lácteos têm sido desenvolvidas. Desse modo, este trabalho teve como objetivo avaliar o método lab-on-a-chip para a detecção de fraude em leite de vaca pela adição de soro de queijo. Sendo assim, amostras de leite cru, pasteurizado, UHT e em pó foram adicionadas com soro de queijo, simulando este tipo de fraude, em níveis crescentes 0; 1; 2,5; 5; 10; 20; 30; 50% (v/v). Todas as amostras foram submetidas a eletroforese lab-on-a-chip e SDS-PAGE com o objetivo de detectar fraude. Os resultados obtidos utilizando as duas metodologias foram satisfatórias quanto a separação e quantificação das proteínas do leite. Somente foi possível detectar a fraude a partir de 1% de adição de soro de queijo para os quatro tipos de leite testados pela técnica lab-on-a-chip. Com base nestes resultados, conclui-se que esse método pode ser aplicado como um mecanismo de triagem para a detecção de fraude em leite nas rotinas em laboratórios da indústria. Entretanto ressalta-se que a técnica lab-on-a-chip deve ser submetida a um processo de validação de metodologia para que possa ser utilizada na rotina em laboratórios de qualidade do leite. / Dairy fraud is a problem from the economic point of view, since it causes harm to the consumer and in some cases is characterized as a public health problem, since these frauds can reduce the original nutritional components of the food or even cause microbiological contamination, chemical or physical. For this reason, methodologies aimed at proving the authenticity of dairy products have been developed. Therefore, this work aimed to evaluate the lab-on-a-chip method for the detection of fraud in cow's milk by the addition of cheese whey. Therefore, samples of raw, pasteurized, UHT and powdered milk were added with cheese whey, simulating this type of fraud, at increasing levels 0; 1; 2.5; 5; 10; 20; 30; 50% (v/v). All samples were submitted to lab-on-a-chip electrophoresis and SDS-PAGE with the aim of detecting fraud. The results obtained using the two methodologies were satisfactory regarding the separation and quantification of milk proteins. It was only possible to detect fraud from 1% addition of cheese whey to the four milk types tested by the lab-on-a-chip technique. Based on these results, it was conclude that this method can be applied as a screening mechanism for the detection of milk fraud in routines in industry laboratories. However, it is emphasized that the lab-on-a-chip technique must be submitted to a methodology validation process so that it can be used routine in milk quality laboratories.

A presente tese é o resultado de um complexo trabalho de instrumentação em Eletroforese Capilar (CE) com detecção condutométrica sem contato (C4D) visando à análise de biomoléculas. No que diz respeito à instrumentação, dois equipamentos de CE (H1 e B1), que possuem um sistema único de eletrólise separada (MSE), foram desenvolvidos. H1 possui apenas um capilar, e nele foi desenvolvida a maioria dos experimentos apresentados nesse trabalho. Neste equipamento, foi implementado um sistema de marcas térmicas, cuja aplicação foi demonstrada na correção de variações nos tempos de migração dos íons Na+ e K+ presentes em clara de ovos. Também realizamos a separação e detecção (10 µmol·L-1 ) de proteínas entre 12 e 66 kDa, comprovando que a detecção dessas moléculas é factível, desde que se use agentes que evitem a adsorção. Experimentos de separação e detecção de quitooligossacarídeos produzidos enzimaticamente também foram desenvolvidos em H1. Com o uso de NaOH como eletrólito de corrida acrescido de acetonitrila como agente modificador, verificamos a separação completa de seis quitooligossacarídeos (C1 a C6) com limites de detecção e quantificação inferiores a 3 µmol·L-1 e 10 µmol·L-1 , respectivamente. Após ensaios enzimáticos dos substratos C2 a C6 com a quitinase purificada de um besouro Tenebrio molitor (TmChi), observamos que esta cliva com baixíssima eficiência tanto C2 como C3. A mesma é capaz de clivar C4 produzindo C2 e sua ação sobre C5 gera C2 e C3, sendo este o substrato de maior afinidade. C6 também é clivado por essa quitinase, gerando, contudo, C2 ou C3, o que indica que ela é uma endoquitinase. O equipamento B1 possui oito capilares e oito detectores condutométricos sem contato, possuindo a maior relação sinal/ruído a 1 MHz e 4 Vpico-a-pico. O equipamento possibilita a separação simultânea de até oito amostras distintas com quatro possíveis eletrólitos e potenciais de trabalho. Nesse equipamento, foram desenvolvidas as separações dos vinte aminoácidos proteinogênicos, usando-se duas condições distintas de separação, ambas em meio ácido. Separações em meio básico e com potenciais de separação variados também foram avaliadas. Além dos sistemas H1 e B1, também foi desenvolvido um microchip em PDMS com um biorreator enzimático (IMER) para detecção de glicose. A detecção de peróxido formado pela ação da enzima glicose oxidase presente no IMER foi realizada por amperometria. O chip apresentou as melhores condições de separação e detecção desse açúcar usando-se eletrodo de trabalho a 0,9V, pH 8,5 e separação a 1100 V. Foi verificada uma relação linear entre as concentrações de 0,1 a 6,2 mmol·L-1 de glicose injetada, com relação ao pico de corrente obtido. Com as condições otimizadas do chip, determinou-se a concentração de glicose em amostra de refrigerante, obtendo-se uma concentração de 216 mmol·L-1 , valor semelhante ao obtido em literatura. / This work shows the development of two equipments (H1 and B1) of capillary electrophoresis (CE) with contactless conductivity detection (C4D) applied to the analysis of biomolecules. They have a system named MSE (module for separated electrolysis) that avoids the harmful effect of electrolysis. H1 have only one capillary and the majority of the experiments presented here were developed in this equipment. It also have a system of thermal marks (TM) used to correct the EOF effect on the migration of ions Na+ e K+ in egg white. We also developed the separation and detection of proteins (10 µmol·L-1) between 12 an 66 kDa, showing that C4D can be used to detect these molecules using substances to avoid adsorption on the capillary wall. Experiments of separation and detection of chitooligosaccharides enzymatically produced were also developed in H1. By using NaOH and acetonitrile as the electrolyte, we did the complete separation of six chitooligosaccharides (C1 to C6) with limits of detection and quantification less than 3 µmol·L-1 and 10 µmol·L-1 , respectively. After the enzymatic assays of C2 to C6 with the chitinase purified from the beetle Tenebrio molitor (TmChi), it is observed that this enzyme cut these substrates with very low efficiency, as expected. This enzyme also cut C4 producing C2 and cut C5 producing C2 and C3. C5 is the best substrate for this enzyme. C6 produces C2 and C3, showing that this enzyme is a endo- chitinase type. The equipment B1 has eight capillaries and eight C4D detectors with the best signal/noise ratio at 1 MHz e 4 Vpeak-to-peak . By using B1, it is possible run up to eight different samples with four different electrolytes and separation potentials. In this equipment, we develop the separation of 20 proteinogenic amino acids (AAs) using two different separation conditions at low pH. Separations of these molecules using high-pH electrolytes and with different potentials were also demonstrated. The development of a microchip of PDMS with an immobilized enzyme reactor (IMER) to the glucose detection was also constructed. The detection of hydrogen peroxide produced by the enzyme glucose oxidase linked on the IMER was measured by amperometry. The performance of this chip was evaluated with glucose and peroxide injections. The best potential for the oxidation of the hydrogen peroxide was 0.9V, using electrolyte at pH 8.5 and 1100 V as the potential of separation. A linear curve was observed between peak current and glucose concentration in the range from 0.1 up to 6.2 mmol·L-1 . Determinations in soda shows 216 mmol·L-1 of glucoce, that is a good agreement with other reports.

Este estudo tem por objetivo o desenvolvimento de uma metodologia de fabricação de sistemas Lab On Chip, úteis no estudo de processos celulares, a partir da adaptação de tecnologias próprias da microeletrônica. Foram exploradas todas as etapas envolvidas na fabricação de sistemas Lab On Chip em Poli-Di-Metil-Siloxano e desenvolvidos protocolos de fabricação de moldes, técnicas de moldagem e processos de ativação de PDMS com plasma de oxigênio para sua solda química sobre diferentes materiais, obtendo uniões irreversíveis que permitem a integração com outras tecnologias como a microeletrônica em silício e o encapsulamento com cerâmica verde, completando uma metodologia que permite a prototipagem de dispositivos micro-fluídicos de multicamadas com um nível de sofisticação comparável ao estado da arte. Foi desenvolvido o protótipo de um equipamento ótico para litografia por projeção que permite a fabricação de máscaras óticas com resolução de 5 m e oferece a possibilidade de litografia em escala de cinzas para gerar canais e estruturas com relevos arbitrários. Foram adicionalmente abordados três problemas de biofísica celular, para os quais foram propostos novos dispositivos para separação de células móveis de acordo às suas velocidades lineares, dispositivos para crescimento confinado de bactérias e dispositivos para manipulação da curvatura de membranas celulares. / The objective of this study is the development of a methodology for the fabrication of Lab On Chip systems, useful for the analysis of cellular processes, through the adaptation of technologies from microelectronics. All the steps involved with the fabrication of Lab on Chip system in Poly-Di-Methil-Siloxane (PDMS) were explored, developing protocols for mold fabrication, molding techniques and processes for oxygen plasma activation of PDMS for its bonding to different materials, achieving irreversible bonds that enable the integration with other technologies such as silicon microelectronics and green tape packaging. All this techniques constitute a methodology that allows the prototyping of multilayer microfluidic devices comparable with state of the art devices. It was developed the prototype of optical equipment for projection lithography capable of mask fabrication with 5 m resolution, and which offers also the capability of gray scale lithography for the generation of free form microchannels. Additionally three different problems in cellular biophysics where boarded, proposing new devices for the separation of motile cells according to their linear speeds in liquids, new devices for constrained bacterial growth and for curvature manipulation of cell membranes.

Neste trabalho foi feita uma ampla pesquisa sobre blocos de RF, VCOs e LNAs, que fazem parte de transceptores. Esses blocos foram projetados utilizando um indutor externo com um alto Q, com o intuito de melhorar as principais características de desempenho de cada um dos blocos. Com a finalidade de ter um ponto de comparação foram projetados os mesmos blocos implementando todos os indutores integrados (internos). Foi proposta a utilização da tecnologia flip chip para interconectar os indutores externos aos dies dos circuitos, devido às vantagens que ela apresenta. Para implementar os indutores externos propôs-se um processo de fabricação completo, incluindo especificação das etapas de processos e dos materiais utilizados para estes indutores. Adicionalmente foi projetado um conjunto de máscaras para fabricar os indutores externos e fazer a montagem e teste dos circuitos que os utilizam. Para validar o processo proposto e caracterizar os indutores externos foram projetadas diferentes estruturas de teste. O Q do indutor externo é da ordem de 6 vezes maior que do indutor integrado, para a tecnologia escolhida. Foram projetados e fabricados dois VCOs LC: FC-VCO (Flip Chip VCO com o indutor externo), OC-VCO (On Chip VCO com o indutor interno), e dois LNAs CMOS de fonte comum cascode com degeneração indutiva: FC-LNA (Flip Chip LNA com o indutor Lg externo) e OC-LNA (On Chip LNA com todos os indutores internos). O objetivo desses quatro circuitos é demonstrar que o desempenho de circuitos RF pode ser melhorado, usando indutores externos com alto Q, conectados através de flip chip. Para implementação desses circuitos utilizou-se a tecnologia de processo AMS 0,35µm CMOS, para aplicações na banda 2,4GHz ISM, considerando o padrão Bluetooth. Foram medidos apenas os blocos com os indutores internos (OC-VCO e OC-LNA). Para os blocos com os indutores externos (FC-VCO e FC-LNA) foram apresentados os resultados de simulação pós-layout. Através da comparação dos resultados de simulação entre os VCOs foi comprovado que o uso de um indutor externo com alto Q conectado via flip chip pode melhorar significativamente o ruído de fase dos VCOs, atingindo -117dBc/Hz a 1MHz de frequência de offset para o FC-VCO, em 2,45GHz, onde a FOM é 8dB maior que o OC-VCO. Outro ganho foi através da área poupada, o FC-VCO tem uma área cerca de 83% menor que a do OC-VCO. Após as medidas elétricas do OC-VCO obteve-se um desempenho do ruído de fase de -110dBc/Hz@1MHz para 2,45GHz, e -112dBc/Hz@1MHz para 2,4GHz, o qual atende as especificações de projeto. O FC-LNA, que foi implementado com o indutor de porta Lg externo ao die, conectado via flip chip, atingiu uma figura de ruído de 2,39dB, 1,1dB menor que o OC-LNA com o mesmo consumo de potência. A área ocupada pelo FC-LNA é aproximadamente 30% menor do que o OC-LNA. Através das medidas elétricas do OC-LNA verificou-se que o circuito apresenta resultados adequados de S11 (perda de retorno da entrada) e S22 (perda de retorno da saída) na banda de frequências de interesse. No entanto, o valor do ganho apresenta uma redução em relação ao esperado. A proposta do trabalho de unir a tecnologia flip chip ao uso de indutores externos, proporciona circuitos mais compactos e consecutivamente mais baratos, pela economia de área de Si. Adicionalmente, após os indutores externos serem caracterizados, os mesmos indutores podem ser reutilizados independente da tecnologia CMOS utilizada facilitando o projeto dos blocos de RF em processos mais avançados. / This work presents a research about RF blocks that are used in Transceivers, VCOs and LNAs. These blocks were designed using a high-Q RF external inductor in order to improve the main performance characteristics. The same blocks were designed implementing all inductors on-chip (internal) in order to have a point of comparison. It was proposed the use of Flip Chip technology to interconnect the external inductors to the dies of the circuits due to the advantages that this technology offers. A full manufacturing process was proposed to implement the external inductors, including the specification of process steps and materials used for these inductors. Additionally, a set of masks was designed to fabricate the external inductors, to mount and test the circuits that used these inductors. Different test structures were designed to validate the proposed process and to characterize the external inductors. Q factor of the external inductor is around 6 times larger than the inductor integrated into the chosen IC technology. Two LC VCOs and two common-source cascode CMOS LNAs with inductive degeneration were designed and fabricated: FC-VCO (Flip Chip VCO using external inductor), OC-VCO (On Chip VCO using on-chip inductor), FCLNA (Flip Chip LNA using an external Lg inductor) and OC-LNA (On Chip LNA with all inductors implemented on-chip). The purpose of these four circuits is to demonstrate that the performance of RF circuits can be improved by using high-Q external inductors, connected by flip chip. The 0.35µm CMOS AMS technology was used to implement these circuits intended for applications in the 2.4 GHz ISM band, considering the Bluetooth standard. Were measured only the blocks with internal inductors (OC-VCO and OC-LNA). For the blocks with external inductors (FCVCO and FC-LNA) were presented the results of post-layout simulation. The comparison between the VCOs simulations results demonstrates that using an external high-Q inductor connected by flip chip can significantly improve the phase noise of VCOs. FC-VCO reached a phase noise of -117dBc/Hz at 1MHz offset frequency and a FOM 8dB greater than the OC-VCO. Another important improvement was the saved area, the FC-VCO has an area approximately 83% lower than that of OC-VCO. After electrical characterizations of the OC-VCO, phase noise performances of -110dBc/Hz@1MHz for 2.45GHz and -112dBc/Hz@1MHz for 2.4GHz were obtained, that accomplish the design specifications. FC-LNA reached a noise figure of 2.39dB, 1.1dB lower than that of OC-LNA with the same power comsumption. The total area occupied by FC-LNA is around 30% lower than that OC-LNA. Measurement results of the OC-LNA showed that the circuit presents suitable S11 (input return loss) and S22 (output return loss) values in the desired frequency band. However, the gain value presents a reduction compared with the expected values. The proposal to use the flip chip technology together with external inductors, allows more compact and cheap circuits, because Silicon area can be saved. Moreover, after the external inductors being characterized, the same inductors can be reused regardless of the CMOS technology facilitating the design of RF blocks in more advanced processes.

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With the advancement of semiconductor technology, the System on Chip (SoC) is becoming more and more complex, so the on-chip communication has become a bottleneck of SoC Design. Since the traditional bus system is inefficient and not scalable, the Network-On-Chip (NoC) has emerged as the promising communication mechanism for complex SoCs. As some systems have specific performance requirements, such as a minimum throughput (for real-time streaming data) or bounded latency (for interrupts, process synchronization, etc), communication with Guaranteed Service (GS) support becomes crucial for predictable SoC architectures. Circuit Switching (CS) is a popular approach to support GS, which firstly has to allocate an exclusively connection (circuit) between the source and destination nodes, and then the data packets are delivered over this connection. However, it is inefficient and inflexible because the resource is occupied by single connection during its whole lifetime, which can block other communications. Hence, two extensions of CS have been proposed to share resources: i) Time-Division Multiplexing (TDM), in which the available link capacity is split into multiple time slots to be shared by different flows in TDM scheme; and ii) Space-Division-Multiplexing (SDM), in which only a subset (sub-channel) of the link wires is exclusively allocated to a specific connection, while the remaining wires of the link can be used by other flows. The connection allocation is critical for CS, since the data delivery can start only after the associated connection is allocated. In this thesis, we propose a dedicated hardware connection allocator to solve the dynamic connection allocation problem for CS NoCs, which has to i) allocate a contention-free path between source-destination pairs and ii) allocate appropriate portions of link bandwidth (appropriate number of time slots and subsets) along the path. The dedicated connection allocator, called NoCManager, solves the connection allocation problem by employing a trellis-search based shortest path algorithm. The trellis search can explore all possible paths between source node and destination. Moreover, it shall find the requested path in a fixed low latency and can guarantee the path optimality in terms of path length if the path is available. In this thesis, two different trellis graphs, Forward-Backtrack trellis and Register-Exchange trellis are proposed. The Forward-Backtrack trellis completes the path search in two steps: forward search and backtracking. Firstly, the forward search begins at source node that traverses the network to find the free path. When destination node is reached, the backtrack starts from destination to select the survivor path and collect the associated path parameters. However, Register-Exchange trellis saves the entire survivor path sequences during forward search. Consequently, the backtracking step can be omitted, and thus the allocation time is halved compared to forward-backtrack approaches. Moreover, each trellis graph consists of three categories, unfolded structure, folded structure and bidirectional structure. The unfolded structure can provide high allocation speed while folded structure is more efficient from a hardware point of view. The bidirectional structure starts the search at two sides, source node and destination node simultaneously, so the allocation speed is 2 times faster than previous unidirectional search. Furthermore, in order to address the scalability issue of previous centralized systems, the partitioned architecture (i.e. spatial partitioning technique) is proposed to divide the large system into multiple smaller differentiated logical partitions served by local NoCManagers. This partitioning technique keeps the request load of the manager and manager-node communication overhead moderate. Inside each partition, the path search problem is solved by a local manager with trellis-search algorithm. To establish a path that crosses partitions, the managers communicate with each other in distributed manner to converge the global path. In order to further enhance the path diversity and resource utilization, we adopt the combined TDM and SDM technique. In combined TDM-SDM approach, each SDM sub-channel is split into multiple time slots so that can be shared by multiple flows. Hence, the number of sub-channels can be kept moderate to reduce router complexity, while still providing higher path diversity than TDM scheme. In order to investigate and optimize TDM-SDM partitioning strategy, we studied the influence of different TDM-SDM link partitioning strategies on success rate and path length that allowed us to find the optimal solution. The dedicated connection allocator using the trellis-search algorithm is employed for TDM, SDM and TDM-SDM CS. In the end, we present the router architecture that combines the circuit-switching network (for GS communication) and packet-switching network (for best-effort communication).

The diploma thesis focuses on analysis of mechanism of chip formation during machining of titan alloys. Application of titan alloys in metal-working and engineering industry is currently very significant topic. The mechanism of titan chip formation is dissimilar to steel and its foundation plays an important role in optimization of cutting process.