"This thesis describes the development of an optimized software-defined-radio implementation of a distributed beamforming system and presents experimental results for two-source and three- source wired-channel and acoustic-channel distributed beamforming using the time-slotted round-trip carrier synchronization protocol. The frequency and phase synthesizer used in this system is based on an optimized ``hybrid' phase locked loop (PLL) with averaging window which is shown to have high frequency estimation accuracy and consistency. For the wired-channel experiments, each source node was implemented by a TMS320C6713DSK while for the acoustic experiments, each source node in the system was built using commercial off-the-shelf parts including TMS320C6713DSK, microphone, speaker, audio amplifier, and battery. The source node functionality including phase locked loops and the logic associated with the time-slotted round-trip carrier synchronization protocol was realized through real-time software independently running on each source node's C6713 digital signal processor. Experimental results for two-source and three-source realizations of the wired-channel and acoustic-channel distributed beamforming system are presented. The results show that near-ideal beamforming performance can be consistently achieved at acoustic wavelengths equivalent to common radio frequency wavelengths."

Este trabalho tem por objetivo apresentar uma nova forma de analisar as redes de sincronismo de fase mutuamente conectadas. Estas redes são formadas por Phase-Locked Loops digitais ou DPLLs. O sinal gerado por cada DPLL é enviado a todos os demais dispositivos, formando a rede mutuamente conectada. Parte-se do pressuposto de que as ligações entre os dispositivos são dotadas de atrasos, o que dificulta o tratamento do problema. No entanto, é apresentado aqui um método para análise das malhas de sincronismo via discretização do modelo de tempo contínuo, objetivando dirimir essa dificuldade, já que atrasos são facilmente representados em modelos de tempo discreto. Para tanto, o modelo da rede no espaço de estados é equacionado a partir da rede. Esse modelo no espaço de estados é, então, discretizado e, enfim, pode-se determinar o estado síncrono da rede incluindo a freqüência de sincronismo e analisar sua estabilidade. Como se poderá constatar, escolhendo um período de amostragem adequado, pode-se representar o comportamento das redes de sincronismo com modelos discretos, obtendo elevado grau de precisão. / This work introduces a new method for studying a mutually-delayed-connected network of Digital Phase-Locked Loops DPLLs. The signal generated by a DPLL in the network is sent to all other devices in this same network. Because of delayed signals, it is difficult to treat this problem. So, its shown here a method for analyzing the networks via discretization of continuous time delay model in order to deal with this issue easily, considering that delays are naturally represented in discrete time models. First of all, a continuous state space model is obtained from mutually-connected network. Then, this model is discretized and, finally, the synchronous state can be determined and the stability can be analyzed. As shown below, choosing a proper time sample, the behavior of mutually-delayed-connected networks can be approximately represented by a discrete time model.

<p>Syftet med denna uppsats är att undersöka de uppfattade miljöansvarsrisker hos företag som bedriver miljöfarliga verksamheter inom Stockholms län. Dessutom skall jag identifiera potentiella implikationer av dessa uppfattade risker för den svenska miljöförsäkringsmarknaden.</p><p>Svensk lagstiftning kräver att företag i Sverige tecknar en ansvarsförsäkring. Ansvarsförsäkringen täcker både första och tredje parts anspråk då en plötslig, oförutsedd händelse har givit upphov till skada, även miljöskador. Gradvisa miljöskador innefattas inte av den svenska ansvarsförsäkringen. Dessutom har företag som bedriver miljöfarliga verksamheter har också krav på sig att avsätta medel till den obligatoriska miljöskade- och saneringsförsäkringen. Den lagstadgade miljöskadeförsäkringen syftar till att kompensera individer som skadats men inte har möjlighet att kompenseras av förorenaren, till exempel om det inte kan påvisas vilken som är ansvarig eller om den förorenande företaget gått i konkurs.</p><p>Denna empiriska studie, vilken omfattat intervjuer av företag som bedriver miljöfarliga verksamheter i Stockholms län, har visat att många företag saknar kunskap om vilket miljöförsäkringsskydd som företaget har. De har både bristfälliga insikter i ansvarsförsäkringens villkor samt i de obligatoriska miljöförsäkringarna. I många fall framgick det att företagen tog förgivet att de var den försäkrade parten. Detta är långt ifrån sanningen; för att uppnå ett heltäckande miljöförsäkringsskydd mot både plötsliga, oförutsedda och gradvisa omständigheter, krävs en tilläggsförsäkring (EIL- Environmental Impairment Liability). Utan EIL tar företagen på sig en betydande risk för ekonomiska förluster i samband med gradvisa miljöskador.</p><p>Det finns få prejudikat inom miljöjuridik, och särskilt miljöansvar, i Sverige idag. Principen förorenaren betalar (PPP-Polluter Pays Principle) är en viktig del av miljö-lagstiftningen vilken innebär att förorenaren åläggs ansvar för de skador denne har givit upphov till. Men i praktiken har PPP inte implementerats fullt ut vilket har lett till osäkerheter i tolkningen av miljöansvarslagstiftningen samt i hur företag skall hantera miljöansvarsrisker.</p><p>EIL försäkring har till följd av detta än så länge varit en sakta ökande marknad för försäkringsbolagen i Sverige. Denna studie pekar mot flera sannolika faktorer som kan ligga bakom den tröga EIL marknaden: 1) företagens ovisshet angående sitt faktiska miljöförsäkringsskydd, 2) förvirringen kring de lagstadgade miljöförsäkringarna och till och med 3) avsaknaden av miljöansvarsprejudikat i Sverige.</p>

<p>The goal of this final year project is to investigate various techniques to up-convert a baseband signal into radio frequency signals, and to investigate the practical problems encountered in an offset phase locked loop design by implementation. </p><p>Phase locked loops are commonly used in radio transmitters and receivers to generate accurate RF signals from a low-frequency reference. This thesis will highlight some of the problems and strengths of various up-conversion schemes, and suggest an offset-PLL architecture free from many of those problems. </p><p>An offset-PLL is often used in mobile communication systems where the required levels of out of band transmission are tough and the use of superheterodyne up-conversion cannot be used due to spectrum or bandwidth requirements. </p><p>However a drawback of an offset-PLL is the high locking time; this can render the offset-PLL useless in TDMA communication systems. This problem among others has been studied theoretically as well as practically on an actual implementation of an offset-PLL for mobile communications. The offset-PLL was designed and manufactured as part of this project.</p>

As Moore���s Law continues to give rise to ever shrinking channel lengths, circuits are becoming more digital and ever increasingly faster. Generating high frequency clocks in such scaled processes is becoming a tough challenge. Digital phase locked loops (DPLLs) are being explored as an alternative to conventional analog PLLs but suffer from issues such as low bandwidth and higher quantization noise. A digital multiplying delay locked loop (DMDLL) is proposed which aims at leveraging the benefit of high bandwidth of DLL while at the same time achieving the frequency multiplication property of PLL. It also offers the benefits of easier portability across process and occupies lesser area. The proposed DMDLL uses a simple flip-flop as 1-bit TDC (Time Digital Converter) for Phase Detector (PD). A digital accumulator acts as integrator for loop filter while a ��-�� DAC in combination with a VCO acts like a DCO. A carefully designed select logic in conjunction with a MUX achieves frequency multiplication. The proposed digital MDLL is taped out in 130nm process and tested to obtain 1.4GHz output frequency with 1.6ps RMS jitter, 17ps peak-to-peak jitter and -50dbC/Hz reference spurs. / Graduation date: 2012

Syftet med denna uppsats är att undersöka de uppfattade miljöansvarsrisker hos företag som bedriver miljöfarliga verksamheter inom Stockholms län. Dessutom skall jag identifiera potentiella implikationer av dessa uppfattade risker för den svenska miljöförsäkringsmarknaden. Svensk lagstiftning kräver att företag i Sverige tecknar en ansvarsförsäkring. Ansvarsförsäkringen täcker både första och tredje parts anspråk då en plötslig, oförutsedd händelse har givit upphov till skada, även miljöskador. Gradvisa miljöskador innefattas inte av den svenska ansvarsförsäkringen. Dessutom har företag som bedriver miljöfarliga verksamheter har också krav på sig att avsätta medel till den obligatoriska miljöskade- och saneringsförsäkringen. Den lagstadgade miljöskadeförsäkringen syftar till att kompensera individer som skadats men inte har möjlighet att kompenseras av förorenaren, till exempel om det inte kan påvisas vilken som är ansvarig eller om den förorenande företaget gått i konkurs. Denna empiriska studie, vilken omfattat intervjuer av företag som bedriver miljöfarliga verksamheter i Stockholms län, har visat att många företag saknar kunskap om vilket miljöförsäkringsskydd som företaget har. De har både bristfälliga insikter i ansvarsförsäkringens villkor samt i de obligatoriska miljöförsäkringarna. I många fall framgick det att företagen tog förgivet att de var den försäkrade parten. Detta är långt ifrån sanningen; för att uppnå ett heltäckande miljöförsäkringsskydd mot både plötsliga, oförutsedda och gradvisa omständigheter, krävs en tilläggsförsäkring (EIL- Environmental Impairment Liability). Utan EIL tar företagen på sig en betydande risk för ekonomiska förluster i samband med gradvisa miljöskador. Det finns få prejudikat inom miljöjuridik, och särskilt miljöansvar, i Sverige idag. Principen förorenaren betalar (PPP-Polluter Pays Principle) är en viktig del av miljö-lagstiftningen vilken innebär att förorenaren åläggs ansvar för de skador denne har givit upphov till. Men i praktiken har PPP inte implementerats fullt ut vilket har lett till osäkerheter i tolkningen av miljöansvarslagstiftningen samt i hur företag skall hantera miljöansvarsrisker. EIL försäkring har till följd av detta än så länge varit en sakta ökande marknad för försäkringsbolagen i Sverige. Denna studie pekar mot flera sannolika faktorer som kan ligga bakom den tröga EIL marknaden: 1) företagens ovisshet angående sitt faktiska miljöförsäkringsskydd, 2) förvirringen kring de lagstadgade miljöförsäkringarna och till och med 3) avsaknaden av miljöansvarsprejudikat i Sverige.

Phase Locked Loops(PLLs) are an integral part of almost every electronic system. Systems involving low frequency clocks often require PLLs with low bandwidth. The area occupied by the large loop filter capacitor and resistor in a low bandwidth PLL design makes the realization of traditional charge-pump PLL architecture impractical on a single die, mandating external components on the board. In order to maintain low loop bandwidth the designer is often forced to choose very low values of charge pump current which can lead to reliability issues. In this work, a semi-digital architecture for very low bandwidth monolithic PLLs is proposed. This architecture eliminates large components in traditional charge-pump PLL, thus allowing the realization of on-chip low bandwidth PLLs. A 2x2mm PLL is realized in 180nm CMOS with 75mHz bandwidth consuming 400μW power from 1.8V supply. The prototype PLL locks to an input clock of 1Hz and generates 20kHz output clock with a measured peak-to-peak jitter of 100ns. / Graduation date: 2013

The use of resonant CMOS frequency dividers with direct injection in frequencysynthesizers has increased in recent years due to their lower power consumptioncompared to conventional digital prescalers. The theoretical and experimentalaspects of these dividers have received great attention. This masters thesis workis a continuation of earlier work, based on the fundamentals of Injection-LockedFrequency Dividers (ILFD’s). The LC CMOS ILFD with direct injection is wellknownfor its divide-by-2 capability. However, it does not divide well by oddnumbers. The goal of this master thesis work is to modify the LC CMOS ILFDwith direct injection so that it can divide equally well by odd and even integers.In this master thesis report, an introduction to the basic concepts behindInjection-Locked frequency dividers is first presented. Some of the previous workand the background of a reference LC CMOS ILFD design are studied. The author,studied the reference design, and the experimental setup used for characterizingit’s locking behavior. The algorithm used to characterize the locking behavior ofthis ILFD are explored to reproduce the results for divide-by-even numbers for theexisting ILFD topology. Using a Spice model these results are also reproduced insimulations.Over the years, numerous ILFD circuit topologies have been proposed, most ofwhich have been optimized for division by even numbers, especially divide-by-2.It has been more difficult to realize division by odd numbers, such as divide-by-3.This master thesis work develops a simple modification to an LC CMOS injectionlocked frequency divider (ILFD) with direct injection, which gives it a wide lockingrange both in the “divide-by-odd number” mode and in the conventional “divideby-even number” regime, thereby opening up applications which require frequencydivision by an odd number. The work presents the circuit architecture, SPICEsimulations and experimental validation.

The objective of this research is to demonstrate the feasibility of the implementation of wideband RF CMOS PLLs with high spectral purity using deep sub-micron technologies. To achieve wide frequency coverage, this dissertation proposed a 45-nm SOI-CMOS RF PLL with a wide frequency range to support multiple standards. The PLL has small parasitic capacitance with the help of a SOI technology, increasing the frequency tuning range of a capacitor bank. A designed and fabricated chip demonstrates the PLL supporting almost all cellular standards with a single PLL. This dissertation also proposed a third order sample-hold loop filter with two MOS switches for high spectral purity. Sample-hold operation improves in-band and out-of-band phase noise performance simultaneously in RF PLLs. By controlling the size of the MOS switches and control time, the nonideal effects of the MOS switches are minimized. The sample-hold loop filter is implemented within a 45-nm RF PLL and the performance is evaluated. Thus, this research provides a solution for wideband CMOS frequency synthesizers for multi-band, multi-mode, and multiple-standard applications in deep sub-micron technologies.

Advances in technology and the introduction of high speed processors have increased the demand for fast, compact and commercial methods for transferring large amounts of data. The next generation of the communication access network will use optical fiber as a media for data transmission to the subscriber. In optical data or chip-to-chip data communication, the continuous received data needs to be converted to discrete data. For the conversion, a synchronous clock and data are required. A clock and data recovery (CDR) circuit recovers the phase information from the data and generates the in-phase clock and data. In this dissertation, two clock and data recovery circuits for Giga-bits per second (Gbps) serial data communication are designed and fabricated in 180nm and 90nm CMOS technology. The primary objective was to reduce the circuit power dissipation for multi-channel data communication applications. The power saving is achieved using low swing voltage signaling scheme. Furthermore, a novel low input swing Alexander phase detector is introduced. The proposed phase detector reduces the power consumption at the transmitter and receiver blocks. The circuit demonstrates a low power dissipation of 340µW/Gbps in 90nm CMOS technology. The CDR is able to recover the input signal swing of 35mVp. The peak-to-peak jitter is 21ps and RMS jitter is 2.5ps. Total core area excluding pads is approximately 0.01mm2.