ALBUQUERQUE, R. M. Obtenção de portas lógicas quânticas em condensados de bose - Einstein. 2017. 77 f. Dissertação (Mestrado em Engenharia Elétrica e da Computação) - Campus de Sobral, Universidade Federal do Ceará, Sobral, 2017. / Submitted by Programa de Pós-Graduação Engenharia Elétrica e de Computação (secretaria_ppgeec@sobral.ufc.br) on 2017-10-31T21:38:15Z No. of bitstreams: 1 2016_dis_rmdealbuquerque.pdf: 2544760 bytes, checksum: f4f3c8e0b7dd85d6b593e5bfc7b367eb (MD5) / Approved for entry into archive by Djeanne Costa (djeannecosta@gmail.com) on 2017-11-01T12:09:26Z (GMT) No. of bitstreams: 1 2016_dis_rmdealbuquerque.pdf: 2544760 bytes, checksum: f4f3c8e0b7dd85d6b593e5bfc7b367eb (MD5) / Made available in DSpace on 2017-11-01T12:09:26Z (GMT). No. of bitstreams: 1 2016_dis_rmdealbuquerque.pdf: 2544760 bytes, checksum: f4f3c8e0b7dd85d6b593e5bfc7b367eb (MD5) Previous issue date: 2017-10 / Bose-Einstein condensate (BEC) coupled is a promising candidate to quantum computing. Being a macroscopic quantum phenomenon, Being a strong quantum system (BÖIH et al., 2009), its assembly and experimental control inside an atomic chip (HÄNSEL et al.,2001), further the optical networks (GREINER OLAF MANDEL, 2001), where it is found and manipulated in different network sites, assuring implementation conditions of Quantum Information Protocol. The definition of a Qubit in BECs was proposed considering the couple of two BEC’s in different hyperfine states throught a two-photon transition. We have identified each one of the condensates in their respective hyperfine levels like the states and the Qubit. Experimentally, it is possible both the identification of atoms that ate in each one of the hyperfine levels and the measurement of the condensate phase. With these information is possible to determine the superposition coefficients . In this coursework, we have studied the dynamics of two Bose-Einstein condensate (BEC) on its fundamental state, trapped and coupled by a quantum tunneling. Because of this coupling, there is population transference between two condensed modes. The coupling is adjusted in a way we have probability of occupation in two levels. We have shown that this system can be considerate viable to a Qubit. So, we have simulated the quantum gates NOT and Hadamard. / Condensados de Bose-Einstein (CBE) acoplados é candidato promissor à computação quântica. Por ser um fenômeno quântico macroscópico, por ser um sistema quântico robusto (BÖHI et al., 2009), por sua montagem e controle experimental dentro de um chip atômico (HÄNSEL et al., 2001), além das construções em redes ópticas (GREINER OLAF MANDEL, 2001), onde são localizados e manipulados em diferentes sítios da rede, garantindo condições de implementação de protocolos de Informação Quântica. A definição de um q-bit em CBEs foi proposta considerando o acoplamento de dois CBEs em diferentes estados hiperfinos através de uma transição de dois fótons. Identificamos cada um dos condensados nos seus respectivos níveis hiperfinos como os estados j0i e j1i do q-bit. Experimentalmente, é possível tanto a identificação dos átomos que estão em cada um dos níveis hiperfinos quanto a medição da fase dos condensados. Com estas informações é possível determinar os coeficientes de superposição a j0i+b j1i. No presente trabalho, estudamos a dinâmica de dois condensados de Bose - Eisntein (CBE) no estado fundamental, armadilhados e acoplados por tunelamento quântico. Devido a esse acoplamento, há transferência de população entre os dois modos condensados. O acoplamento é ajustado de maneira que tenhamos probabilidade de ocupação em dois níveis. Demonstramos que este sistema pode ser considerado viável a um q-bit. Então, simulamos as portas quânticas NOT e Hadamard.

ALMEIDA, J. S. Estudo numérico de acopladores asimétricos aplicados na implementação de portas lógicas totalmente ópticas. 2006. 68 f. Dissertação (Mestrado em Engenharia de Teleinformática) – Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2006. / Submitted by Marlene Sousa (mmarlene@ufc.br) on 2016-04-04T17:14:40Z No. of bitstreams: 1 2006_dis_jsalmeida.pdf: 18063401 bytes, checksum: 4715dc5fd57f2eae8092f7f6a4a01a78 (MD5) / Approved for entry into archive by Marlene Sousa(mmarlene@ufc.br) on 2016-04-06T14:56:01Z (GMT) No. of bitstreams: 1 2006_dis_jsalmeida.pdf: 18063401 bytes, checksum: 4715dc5fd57f2eae8092f7f6a4a01a78 (MD5) / Made available in DSpace on 2016-04-06T14:56:01Z (GMT). No. of bitstreams: 1 2006_dis_jsalmeida.pdf: 18063401 bytes, checksum: 4715dc5fd57f2eae8092f7f6a4a01a78 (MD5) Previous issue date: 2006-12-09 / In this work, we presented an investigation numerical of the transmission and switching fundamental solitons in nonlinear double couplers, constituted for fibers optics with index decreasing dispersion (DDF). Logic Gates Optical are proposed, based in the use of a asymmetric nonlinear directional double coupler (NLDC) of fiber optic and with one of the guides operating with profile of decreasing dispersion. For such end, we obtained the transmission characteristics and, therefore after, made an analyze of the Extinction Ratio and compression factor. We investigated the acting of the coupler proposed operating in the regime solitonic, using ultra-short pulses with 2 ps of width. With the model proposed for the device, got to implement logic gatesAND, OR, XOR and NOT for several phases. / Nesta pesquisa, apresentamos uma investigação numérica da transmissão e do chaveamento de sólitons fundamentais em acopladores duplos não-lineares, constituídos por fibras ópticas com índice de dispersão decrescente (DDF). São propostas portas lógicas ópticas baseadas na utilização de um acoplador direcional não linear (NLDC) duplo assimétrico de fibra óptica e com um dos guias operando com um perfil de dispersão decrescente. Obtivemos as características de transmissão e, logo após, fizemos uma análise do coeficiente de extinção e do fator de compressão. Investigamos o desempenho do acoplador proposto operando no regime solitônico, utilizando pulsos ultra-curtos com 2 ps de largura. Com o modelo proposto para o dispositivo, conseguimos implementar portas lógicas AND, OR, XOR e NOT para diversas fases.

O trabalho apresenta também um estudo de confiabilidade e estabelece uma faixa de valores para o esforço de fechamento de portas baseado na variação de algumas componentes chaves no cálculo. A curva característica que é um dos parâmetros de saída do modelo apresenta forma extremamente próxima da medição realizada em laboratório. No Brasil, a indústria automotiva é conhecida por sua grande influência e peso na economia do país, assim como em diversos outros países. O conjunto porta na concepção do veículo é de extrema importância, visto que é região do veículo com que o consumidor trava contato primeiro. Um valor de esforço elevado para realizar a abertura e fechamento das mesmas pode levar a uma imagem indesejada pela montadora do veículo. O valor do esforço necessário para fechar a porta é um item de extrema importância, pois além de influenciar a imagem do veículo e da marca, é um item do pacote de conforto e ergonomia do veículo. O evento fechamento da porta parte do instante em que a porta está na condição aberta e seus componentes se encontram em descanso. O evento é modelado matematicamente e em planilha dinâmica admitindo como parâmetros de entrada dados específicos do veículo e seus componentes, como saída têm-se o valor da energia de fechamento de portas e a parcela de cada componente envolvido. São apresentados resultados experimentais para que o modelo seja considerado válido. Com a conclusão do modelo é possível estimar a queda de energia em função da vida de alguns componentes como a fechadura e o pacote de guarnições, bem como a influência do uso de sobreinjetados autolubrificantes na fechadura. Este trabalho contribui com os profissionais de Engenharia de Produto nas áreas de Carroceria, Mecanismos e Partes Móveis com a elaboração de uma ferramenta de cálculo para uso em qualquer fase de projeto, principalmente para estimar o valor da energia de fechamento de porta no momento de sua conceituação e até na validação de veículos protótipo. / The Brazilian automotive industry is known by its great influence on the country economy, similar to several other countries. It is important to highlight the door assembly importance on the vehicle concept, as it is the first contact made to the customer. The vehicle ingress is through the side access area, established by the doors and a high door closing effort may lead to a wrong impression. The door closing effort or also known as door closing energy is an extreme importance asset, as well as influencing the image of the vehicle and the brand, it is an item of ergonomics and vehicle comfort. The automotive door closing event starts at the moment door is open and pushed to close itself. This event is math modeled and implemented as an excel dynamic calculation plan, considering as input the vehicle and components specific data, its output is the door closing effort and each components portion. It is presented a series of values so the model is considered valid. This work also presents a reliability study defining a range of experimental values for the door closing effort based on tolerances of components used in the model calculations. The characteristic curve which is one of the parameters of the model output is extremely close to the measurement performed in the laboratory. With the completion of the model is possible to estimate the energy loss due to the life of certain components such as latches and weatherstrips, and the influence of using self-lubricating over molding in the latch. This study contributes to the Product Engineering professionals in the areas of Body, Mechanisms and Body Closures, with the elaboration of a calculation tool for use in any design phase, but mostly serving to estimate the door closing effort at the moment of conception until the validation of prototype vehicles.

Este trabalho aborda o problema de dimensionamento portas lógicas e assinalamento de Vt para otimização de potência, área e temporização em circuitos integrados modernos. O fluxo proposto é aplicado aos conjuntos de circuitos de teste dos Concursos do International Symposium on Physical Design (ISPD) de 2012 e 2013. Este fluxo também é adapatado e avaliado nos estágios pós posicionamento e roteamento global em projetos industriais de circuitos integrados, que utilizam uma ferramenta precisa de análise estática de temporização. As técnicas propostas geram as melhores soluções para todos os circuitos de teste do Concurso do ISPD 2013 (no qual foi a ferramenta vencedora), com em média 8% menos consumo de potência estática quando comparada com os outros concorrentes. Além disso, após algumas modificações nos algoritmos, nós reduzimos o consumo em mais 10% em média a pontência estáticas com relação aos resultados do concurso. O foco deste trabalho é desenvolver e aplicar um algoritmo estado-da-arte de seleção portas lógicas para melhorar ainda mais projetos industriais de alto desempenho já otimizados após as fases de posicionamento e roteamento do fluxo de projeto físico industrial. Vamos apresentar e discutir vários problemas encontrados quando da aplicação de técnicas de otimização global em projetos industriais reais que não são totalmente cobertos em publicações encontradas na literatura. Os métodos propostos geram as melhores soluções para todos os circuitos de referência no Concurso do ISPD 2013, no qual foi a solução vencedora. Considerando a aplicação industrial, as técnicas propostas reduzem a potência estática em até 18,2 %, com redução média de 10,4 %, sem qualquer degradação na qualidade de temporização do circuito. / This work addresses the gate sizing and Vt assignment problem for power, area and timing optimization in modern integrated circuits (IC). The proposed flow is applied to the Benchmark Suites of the International Symposium on Physical Design (ISPD) 2012 and 2013 Contests. It is also adapted and evaluated in the post placement and post global routing stage of an industrial IC design flow using a sign-off static timing analysis engine. The proposed techniques are able to generate the best solutions for all benchmarks in the ISPD 2013 Contest (in which we were the winning team), with on average 8% lower leakage with respect to all other contestants. Also, after some refinements in the algorithms, we reduce leakage by another 10% on average over the contest results. The focus of this work is to develop and apply a state-of-the-art cell selection algorithm to further improve already optimized high-performance industrial designs after the placement and routing stages of the industrial physical design flow. We present the basic concepts involved in the gate sizing problem and how earlier literature addresses it. Several problems found when applying global optimization techniques in real-life industrial designs, which are not fully covered in publications found in literature, are presented and discussed. Considering the industrial application, the proposed techniques reduce leakage power by up to 18.2%, with average reduction of 10.4% without any degradation in timing quality.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2017-03-24T19:58:57Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Comparação de diferentes topologias de portas XOR em uma tecnologia de 45 nm.pdf: 6133925 bytes, checksum: 1acf2c33bd1187b626943c709eb21b2f (MD5) / Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2017-04-05T19:13:36Z (GMT) No. of bitstreams: 2 Comparação de diferentes topologias de portas XOR em uma tecnologia de 45 nm.pdf: 6133925 bytes, checksum: 1acf2c33bd1187b626943c709eb21b2f (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) / Made available in DSpace on 2017-04-05T19:13:47Z (GMT). No. of bitstreams: 2 Comparação de diferentes topologias de portas XOR em uma tecnologia de 45 nm.pdf: 6133925 bytes, checksum: 1acf2c33bd1187b626943c709eb21b2f (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2016-09-16 / Sem bolsa / Sistemas digitais estão presentes em grande parte das atividades humanas, e cada vez mais as pessoas interagem diariamente com uma série de circuitos nos mais diversos tipos de equipamentos. As dimensões nanométricas dos atuais dispositivos integrados geram uma série de desa?os a serem superados, entre eles a otimização de circuitos para que tenham alto desempenho e baixo consumo, preenchendo requisitos cada vez mais rígidos para que sejam apropriados ao uso em sistemas portáteis de alto desempenho. As portas lógicas XOR (Ou-Exclusivo) possuem papel fundamental para a funcionalidade de diversos circuitos lógicos e o projeto de portas lógicas XOR de alto desempenho, com imunidade a ruídos e baixo consumo de energia constitui importante frente de pesquisa na área de projeto de circuitos integrados. Baseando-se nas regras dos estilos lógicos mais utilizados, CMOS e PTL, muitos arranjos de portas XOR têm sido propostos. Este trabalho apresenta uma investigação sobre estes arranjos e as técnicas que fundamentam seu projeto, bem como os estilos híbridos que têm sido propostos. São avaliados vinte e dois arranjos XOR propostos na literatura com os resultados obtidos em simulações de consumo e atraso para uma tecnologia de 45-nm. / Digital systems are present in most human activities, and an increasing number of people interact daily with a series of circuits in a wide range of equipments. The nanometric dimensions of the current integrated devices generate a series of challenges to be overcome, including the circuit optimization in order to have high performance and low consumption, filling increasingly stringent requirements to be suitable for use in high-performance portable systems. The XOR logic gates (Exclusive-OR) play a fundamental role for the functionality of various logic circuits and the project of high performance XOR logic gates, with noise immunity and low power consumption, consists in an important line of research in the ?eld of integrated circuits project. Based on the rules of the most used logic styles, CMOS and PTL, many XOR gates arrangements have been proposed. This paper presents an investigation into these arrangements and the techniques that underlie their design, as well as hybrid styles that have been proposed. There’s an evaluation of twenty-two XOR arrangements proposed in literature, with the results obtained from consumption and delay simulations for a 45-nm technology.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico / Made available in DSpace on 2012-10-16T23:42:00Z (GMT). No. of bitstreams: 0Bitstream added on 2013-07-16T17:30:29Z : No. of bitstreams: 1 104678.pdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) / Análise dos tipos característicos das madeiras e cortes feitos para confecção de esquadrias. Em particular variedades de eucaliptos de crescimento rápido. Componentes das esquadrias, marcos, caixilhos, baguetes, etc. Fixações, indicações de detalhes particularizando o certo e o errado. Tipos de esquadria, acompanhamentos e anexos (maquinários e ferragens).

APOLINÁRIO, M. F. Nobreak dupla conversão monofásico isolado em alta frequência com tensão de entrada bivolt e potência de 1kVA, baseado no conceito de circuito multi-portas. 2017. 184 f. Dissertação (Mestrado em Engenharia Elétrica)-Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2017. / Submitted by Hohana Sanders (hohanasanders@hotmail.com) on 2017-06-21T12:20:44Z No. of bitstreams: 1 2017_dis_hmlflima.pdf: 6605435 bytes, checksum: a5df59cade665115c9dac90f1ec584b0 (MD5) / Rejected by Hohana Sanders (hohanasanders@hotmail.com), reason: on 2017-06-21T12:36:59Z (GMT) / Submitted by Hohana Sanders (hohanasanders@hotmail.com) on 2017-06-21T12:37:34Z No. of bitstreams: 1 2017_dis_mfapolinário.pdf: 4850859 bytes, checksum: 4f7e96473c01ab5687eb8509a5513316 (MD5) / Approved for entry into archive by Marlene Sousa (mmarlene@ufc.br) on 2017-06-21T16:47:58Z (GMT) No. of bitstreams: 1 2017_dis_mfapolinário.pdf: 4850859 bytes, checksum: 4f7e96473c01ab5687eb8509a5513316 (MD5) / Made available in DSpace on 2017-06-21T16:47:58Z (GMT). No. of bitstreams: 1 2017_dis_mfapolinário.pdf: 4850859 bytes, checksum: 4f7e96473c01ab5687eb8509a5513316 (MD5) Previous issue date: 2017-03-16 / This research presents a single-phase double conversion Uninterruptible Power Supply (UPS) designed with two alternating voltage levels, alternating output voltage 110V, 24V battery-set, and apparent output power of 1kVA. The UPS topology proposed is based on multi-port circuit concept, which uses an isolated High Frequency Transformer (HFT) that interconnected different power sources. The mentioned multi-port circuit consists in two input ports, and two output ports dedicated to feed the Full-Bridge voltage source inverter, and battery-charger derived from Buck topology. The primary power is connected to the input port through a Full-Bridge converter, and the standby power is connected to another input port through a voltage-feed Push-Pull converter. Some particularities of proposed system are indicated: two conversion stages for each operation mode, and the three levels square voltage waveform at the output inverter. It is also observed the practicality in the way that different sources of energy can be interconnected to the proposed UPS, which is not seen in other works. A prototype from proposed UPS was assembled, it was achieved an efficiency superior to 80% in grid mode for 1kVA, and an efficiency of 74% in battery mode for 860VA. Thus, the proposed uninterrupted system is considered an alternative to applications with power less than or equal to 2kVA. / Este trabalho apresenta o projeto de um sistema ininterrupto de energia (nobreak) dupla conversão monofásico com tensão na entrada alternada bivolt, tensão na saída alternada de 110V, tensão no banco de baterias de 24V, e potência aparente na saída de 1kVA. A topologia do nobreak proposta está baseada no conceito de circuito multi-portas, a qual faz uso de um transformador isolador de alta frequência que permite a interconexão entre diferentes fontes de energia. O referido circuito multi-portas apresenta duas portas de entrada, e duas portas de saída dedicadas a alimentar o inversor de tensão em ponte-completa, e o carregador de baterias derivado da topologia Buck. A rede elétrica é conectada à porta de entrada através de um conversor ponte-completa, e o banco de baterias é conectado a outra porta de entrada através de um conversor Push-Pull alimentado em tensão. Algumas particularidades do sistema proposto são indicadas: dois estágios de conversão para cada modo de operação, e a forma de onda de tensão quadrada com três níveis na saída do inversor. Observa-se também a praticidade na forma como diferentes fontes de energia podem ser interligadas ao nobreak proposto, que até então é dificilmente visto em outros trabalhos. Um protótipo do nobreak proposto foi montado, sendo obtido uma eficiência superior a 80% em modo rede para 1kVA, e uma eficiência de 74% em modo bateria para 860VA. Sendo assim, o sistema ininterrupto proposto é considerado uma alternativa às aplicações com potência menor ou igual a 2kVA.

FRAGA, Wilton Bezerra de. Estudo do desempenho de acoplador direcional não linear duplo assimétrico de fibras ópticas operando portas lógicas. 2006. 82 f. Dissertação (Mestrado em Física) - Programa de Pós-Graduação em Física, Departamento de Física, Centro de Ciências, Universidade Federal do Ceará, Fortaleza, 2006. / Submitted by Edvander Pires (edvanderpires@gmail.com) on 2015-05-25T22:01:57Z No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) / Approved for entry into archive by Edvander Pires(edvanderpires@gmail.com) on 2015-05-27T18:56:36Z (GMT) No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) / Made available in DSpace on 2015-05-27T18:56:36Z (GMT). No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) Previous issue date: 2006 / We investigate the performance of three different non linear directional assymmetrical fibers couplers that include a profile of self-modulation of increasing and decreasing phase. The asymmetry is associated with the profile of self-modulation of phase of one of the chanels. Initially, we investigate the performance of the considered coupler using ultrashort pulses, type sóliton with 2ps of width and later operating with signal CW. Observing the characteristics of transmission of the device, through the direct chanel and cross chanel, we made a study of the extinction ratio (Xratio) of the devices. The extinction ratio of a switching on-off is the relation among the exit power in the state on and the power of exit in the state off. It was observed that the performance of gates AND, XOR, OR are dependents of the profile of non linearity. In the profile of constant it was not verified that logics AND and XOR present one better performance with the device operating in CW, while logic OR present better with the coupler operating in pulse regime. We conclude that coupler to operate it as logic gate we can control the non-linearity profile to optimize the characteristics of transmission through the extinction ratio. / Nós investigamos o desempenho de três diferentes acopladores direcionais nãolineares duplo assimétrico que incluem um perfil de auto modulação de fase crescente e decrescente. A assimetria está associada ao perfil de auto modulação de fase de um dos canais. Inicialmente, investigamos o desempenho do acoplador proposto utilizando pulsos ultracurtos, tipo sóliton com 2ps de largura e posteriormente operando com sinal CW. Observando as características de transmissão do dispositivo, através do canal direto e cruzado, fizemos um estudo do coeficiente de extinção (Xratio) dos dispositivos. O coeficiente de extinção de um chaveamento on-off é a relação entre a potência de saída no estado on e a potência de saída no estado off . Foi observado que a performance de portas AND, XOR, OR são dependentes do perfil de não linearidade. No perfil de não linearidade constante verificou-se que as lógicas AND e XOR apresentam um melhor desempenho com o dispositivo operando em CW, enquanto a lógica OR mostra-se melhor com o acoplador operando em regime pulsado. Concluímos que para o acoplador operar como porta lógica nós podemos controlar o perfil de não linearidade para otimizar as características de transmissão através do coeficiente de extinção.

FERREIRA, A. C. Estudo numérico do acoplador duplo simétrico de fibras ópticas operando com PPM e PAM para obtenção de portas lógicas. 2008. 114 f. Dissertação (Mestrado em Engenharia de Teleinformática) – Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2008. / Submitted by Marlene Sousa (mmarlene@ufc.br) on 2016-04-01T17:34:07Z No. of bitstreams: 1 2008_dis_acferreira.pdf: 3679910 bytes, checksum: 5236f631e20876dfc271a45617cd49b2 (MD5) / Approved for entry into archive by Marlene Sousa(mmarlene@ufc.br) on 2016-04-06T18:31:34Z (GMT) No. of bitstreams: 1 2008_dis_acferreira.pdf: 3679910 bytes, checksum: 5236f631e20876dfc271a45617cd49b2 (MD5) / Made available in DSpace on 2016-04-06T18:31:34Z (GMT). No. of bitstreams: 1 2008_dis_acferreira.pdf: 3679910 bytes, checksum: 5236f631e20876dfc271a45617cd49b2 (MD5) Previous issue date: 2008-01-22 / In this work, the performance study of a Symmetric Dual-Core Non-Linear Directional Coupler (NLDC), working with pulses of , in two different applications have been investigated: accomplishment of logical gates AND and OR, under Pulse Position Modulation (PPM); accomplishment of logical gates AND and OR, under Pulse Amplitude Modulation (PAM). The investigation is based in a numerical simulation study, using the fourth order Runge Kutta numerical method. In the first application, the possibility of the accomplishment of logical operations by Symmetric Dual-Core Non-Linear Directional Coupler (NLDC) without loss is analyzed. Considering the operation of the logical gates, the four possible combinations for two pulses, on the input fibers, modulated by the temporal PPM in the logical levels 0 or 1, were used. The effects of a variation in the coding parameter offset of the PPM modulation, that is, in the displacement of the input pulse relative to the reference time level, was investigated. In the second application, the symmetric dual-core NLDC is submitted to PAM modulation, using the four possible combinations for two pulses on the input fibers, were used, as well. The effects of a variation in the coding parameter offset of the PAM modulation relative to the reference amplitude, was investigated. The modulated output amplitude versus a phase difference between the input pulses , was also studied. On the two applications, logical gates AND and OR was observed. / Neste trabalho, foram investigadas as características de operação de um Acoplador Direcional Não-Linear(NLDC) Duplo Simétrico, trabalhando com pulsos de , em duas diferentes aplicações: Obtenção de portas lógicas E e OU, sob Modulação Por Posição de Pulsos (PPM); obtenção de portas lógicas E e OU, sob Modulação Por Amplitude de Pulsos (PAM). A investigação é realizada, através de simulações numéricas, utilizando-se do método de Runge Kutta de quarta ordem. Na primeira aplicação, é analisada a possibilidade da realização de operações lógicas pelo Acoplador Direcional Não-Linear (NLDC) Duplo Simétrico sem perda. Considerando a operação das portas lógicas, foram utilizadas as quatro possíveis combinações para dois pulsos, nas fibras 1 e 2, modulados pela posição temporal (PPM) nos níveis lógicos 0 ou 1. Foram investigados os efeitos de uma variação no parâmetro de ajuste da modulação PPM, ou seja, no deslocamento inicial do pulso em relação ao pulso referencial, ou informação não modulada, e na diferença de fase entre os pulsos sólitons fundamentais de entrada devidamente modulados. Na segunda aplicação, o NLDC duplo simétrico é submetido à modulação PAM, utilizando-se também, das quatro combinações possíveis para os dois pulsos, nas fibras de entrada. Foram investigados os efeitos da variação no parâmetro de ajuste da modulação PAM na amplitude inicial do pulso em relação à amplitude de referência, ou sinal sem modulação, e também observada a amplitude de saída modulada versus uma diferença de fase entre os pulsos sólitons fundamentais de entrada devidamente modulados. Nas duas aplicações foram obtidas portas lógicas E e OU.

Este trabalho aborda o problema de dimensionamento portas lógicas e assinalamento de Vt para otimização de potência, área e temporização em circuitos integrados modernos. O fluxo proposto é aplicado aos conjuntos de circuitos de teste dos Concursos do International Symposium on Physical Design (ISPD) de 2012 e 2013. Este fluxo também é adapatado e avaliado nos estágios pós posicionamento e roteamento global em projetos industriais de circuitos integrados, que utilizam uma ferramenta precisa de análise estática de temporização. As técnicas propostas geram as melhores soluções para todos os circuitos de teste do Concurso do ISPD 2013 (no qual foi a ferramenta vencedora), com em média 8% menos consumo de potência estática quando comparada com os outros concorrentes. Além disso, após algumas modificações nos algoritmos, nós reduzimos o consumo em mais 10% em média a pontência estáticas com relação aos resultados do concurso. O foco deste trabalho é desenvolver e aplicar um algoritmo estado-da-arte de seleção portas lógicas para melhorar ainda mais projetos industriais de alto desempenho já otimizados após as fases de posicionamento e roteamento do fluxo de projeto físico industrial. Vamos apresentar e discutir vários problemas encontrados quando da aplicação de técnicas de otimização global em projetos industriais reais que não são totalmente cobertos em publicações encontradas na literatura. Os métodos propostos geram as melhores soluções para todos os circuitos de referência no Concurso do ISPD 2013, no qual foi a solução vencedora. Considerando a aplicação industrial, as técnicas propostas reduzem a potência estática em até 18,2 %, com redução média de 10,4 %, sem qualquer degradação na qualidade de temporização do circuito. / This work addresses the gate sizing and Vt assignment problem for power, area and timing optimization in modern integrated circuits (IC). The proposed flow is applied to the Benchmark Suites of the International Symposium on Physical Design (ISPD) 2012 and 2013 Contests. It is also adapted and evaluated in the post placement and post global routing stage of an industrial IC design flow using a sign-off static timing analysis engine. The proposed techniques are able to generate the best solutions for all benchmarks in the ISPD 2013 Contest (in which we were the winning team), with on average 8% lower leakage with respect to all other contestants. Also, after some refinements in the algorithms, we reduce leakage by another 10% on average over the contest results. The focus of this work is to develop and apply a state-of-the-art cell selection algorithm to further improve already optimized high-performance industrial designs after the placement and routing stages of the industrial physical design flow. We present the basic concepts involved in the gate sizing problem and how earlier literature addresses it. Several problems found when applying global optimization techniques in real-life industrial designs, which are not fully covered in publications found in literature, are presented and discussed. Considering the industrial application, the proposed techniques reduce leakage power by up to 18.2%, with average reduction of 10.4% without any degradation in timing quality.