Os recentes avanços experimentados pela tecnologia CMOS tem permitido a fabricação de transistores em dimensões submicrônicas, possibilitando a integração de dezenas de milhões de dispositivos numa única pastilha de silício, os quais podem ser usados na implementação de sistemas eletrônicos muito complexos. Este grande aumento na complexidade dos projetos fez surgir uma demanda por ferramentas de verificação eficientes e sobretudo que incorporassem modelos físicos e computacionais mais adequados. A verificação de timing objetiva determinar se as restrições temporais impostas ao projeto podem ou não ser satisfeitas quando de sua fabricação. Ela pode ser levada a cabo por meio de simulação ou por análise de timing. Apesar da simulação oferecer estimativas mais precisas, ela apresenta a desvantagem de ser dependente de estímulos. Assim, para se assegurar que a situação crítica é considerada, é necessário simularem-se todas as possibilidades de padrões de entrada. Obviamente, isto não é factível para os projetos atuais, dada a alta complexidade que os mesmos apresentam. Para contornar este problema, os projetistas devem lançar mão da análise de timing. A análise de timing é uma abordagem independente de vetor de entrada que modela cada bloco combinacional do circuito como um grafo acíclico direto, o qual é utilizado para estimar o atraso do circuito. As primeiras ferramentas de análise de timing utilizavam apenas a topologia do circuito para estimar o atraso, sendo assim referenciadas como analisadores de timing topológicos. Entretanto, tal aproximação pode resultar em estimativas demasiadamente pessimistas, uma vez que os caminhos mais longos do grafo podem não ser capazes de propagar transições, i.e., podem ser falsos. A análise de timing funcional, por sua vez, considera não apenas a topologia do circuito, mas também as relações temporais e funcionais entre seus elementos. As ferramentas de análise de timing funcional podem diferir por três aspectos: o conjunto de condições necessárias para se declarar um caminho como sensibilizável (i.e., o chamado critério de sensibilização), o número de caminhos simultaneamente tratados e o método usado para determinar se as condições de sensibilização são solúveis ou não. Atualmente, as duas classes de soluções mais eficientes testam simultaneamente a sensibilização de conjuntos inteiros de caminhos: uma baseia-se em técnicas de geração automática de padrões de teste (ATPG) enquanto que a outra transforma o problema de análise de timing em um problema de solvabilidade (SAT). Apesar da análise de timing ter sido exaustivamente estudada nos últimos quinze anos, alguns tópicos específicos não têm recebido a devida atenção. Um tal tópico é a aplicabilidade dos algoritmos de análise de timing funcional para circuitos contendo portas complexas. Este constitui o objeto básico desta tese de doutorado. Além deste objetivo, e como condição sine qua non para o desenvolvimento do trabalho, é apresentado um estudo sistemático e detalhado sobre análise de timing funcional. / The recent advances in CMOS technology have allowed for the fabrication of transistors with submicronic dimensions, making possible the integration of tens of millions devices in a single chip that can be used to build very complex electronic systems. Such increase in complexity of designs has originated a need for more efficient verification tools that could incorporate more appropriate physical and computational models. Timing verification targets at determining whether the timing constraints imposed to the design may be satisfied or not. It can be performed by using circuit simulation or by timing analysis. Although simulation tends to furnish the most accurate estimates, it presents the drawback of being stimuli dependent. Hence, in order to ensure that the critical situation is taken into account, one must exercise all possible input patterns. Obviously, this is not possible to accomplish due to the high complexity of current designs. To circumvent this problem, designers must rely on timing analysis. Timing analysis is an input-independent verification approach that models each combinational block of a circuit as a direct acyclic graph, which is used to estimate the critical delay. First timing analysis tools used only the circuit topology information to estimate circuit delay, thus being referred to as topological timing analyzers. However, such method may result in too pessimistic delay estimates, since the longest paths in the graph may not be able to propagate a transition, that is, may be false. Functional timing analysis, in turn, considers not only circuit topology, but also the temporal and functional relations between circuit elements. Functional timing analysis tools may differ by three aspects: the set of sensitization conditions necessary to declare a path as sensitizable (i.e., the so-called path sensitization criterion), the number of paths simultaneously handled and the method used to determine whether sensitization conditions are satisfiable or not. Currently, the two most efficient approaches test the sensitizability of entire sets of paths at a time: one is based on automatic test pattern generation (ATPG) techniques and the other translates the timing analysis problem into a satisfiability (SAT) problem. Although timing analysis has been exhaustively studied in the last fifteen years, some specific topics have not received the required attention yet. One such topic is the applicability of functional timing analysis to circuits containing complex gates. This is the basic concern of this thesis. In addition, and as a necessary step to settle the scenario, a detailed and systematic study on functional timing analysis is also presented.

MENEZES, José Wally Mendonça. Análise de performance de sólitons ópticos espaço-temporais em guia planar com não-linearidade cúbico quintica periodicamente modulada e circuitos lógicos operando nos regimes Kerr instantâneo e relaxado. 2010. 149 f. Tese (Doutorado em Física) - Programa de Pós-Graduação em Física, Departamento de Física, Centro de Ciências, Universidade Federal do Ceará, Fortaleza, 2010. / Submitted by francisco lima (admir@ufc.br) on 2014-06-30T18:38:52Z No. of bitstreams: 1 2010_tese_jwmmenezes.pdf: 7446687 bytes, checksum: 708020e7c4ad24658a46a55f2af5ebc6 (MD5) / Approved for entry into archive by Edvander Pires(edvanderpires@gmail.com) on 2014-08-06T20:53:00Z (GMT) No. of bitstreams: 1 2010_tese_jwmmenezes.pdf: 7446687 bytes, checksum: 708020e7c4ad24658a46a55f2af5ebc6 (MD5) / Made available in DSpace on 2014-08-06T20:53:00Z (GMT). No. of bitstreams: 1 2010_tese_jwmmenezes.pdf: 7446687 bytes, checksum: 708020e7c4ad24658a46a55f2af5ebc6 (MD5) Previous issue date: 2010 / In this work, the propagation and stability of spatiotemporal optical solitons (or optical bullets) in a planar waveguide with periodically modulated cubic-quintic nonlinearity is presented numerically as a function of the amplitudes of modulation , the frequency of modulation and the propagation distance .With the objective of ensure the stability and preventing the collapse or the spreading of pulses, in this study we explore the cubic-quintic nonlinearity with the optical fields coupled by XPM (Cross-Phase Modulation) and take into account several values for the nonlinear parameter , for amplitudes and frequency of modulation as a function of the propagation distance , we cause the collisions of two pulses (envelope of the optical field) to ensure that the optical pulse are sólitons and, after numerical analysis was possible shown the existence of stable spatiotemporal optical sóliton. We also have presented the numerical analysis of the three-core nonlinear fiber coupler in a symmetrical planar structure and operating with instantaneous and relaxed Kerr model for generation of the all-optical logic gates. To implement this optical circuit, we used a control pulse CP with a phase difference between the inputs “I1” and “I2” of the fiber coupler and were analyzed the transmission characteristics, the Extinction Ratio as a function of the phase difference, the length normalized (LN), the figure-of-merit of the logic gates (FOMELG (dB) and the pulse evolution along the fiber coupler and, thus, ensure were demonstrated the possibilities for generating of the all-optical logic gates. / Neste trabalho, a propagação e estabilidade de sólitons espaço-temporais (ou sólitons balas) em um guia de onda planar com não linearidade cúbico quintica periodicamente modulada é apresentada em função da amplitude de modulação , da freqüência de modulação e da distância de propagação . Com o objetivo de garantir a estabilidade e prevenir o colapso ou o espalhamento dos pulsos, exploramos a não-linearidade cúbico quintica com os campos ópticos acoplados por XPM (Modulação de Fase Cruzada) e utilizando diversos valores para o parâmetro não-linear , para as amplitudes e freqüências de modulação em função da distância de propagação , provocamos a colisão de dois pulsos (campos ópticos) para garantir que estes sejam realmente sólitons e, após estas análises numéricas, foi possível mostrar a existência de sólitons espaço-temporais estáveis. Apresentamos, também, a análise numérica de um acoplador triplo não linear de fibras ópticas em uma estrutura planar simétrica e operando com o modelo Kerr instantâneo e relaxado para geração de portas lógicas ópticas. Para implementar estes circuitos, usamos um pulso de controle CP com uma diferença de fase entre as entradas “I1” e “I2” do acoplador e analisamos as características de transmissão, taxa de extinção em função da diferença de fase, a largura normalizada (LN), a figura de mérito para portas lógicas FOMELG(dB) e a evolução dos pulsos ao longo do acoplador e, assim, foi demonstrado as possibilidades para geração das portas lógicas ópticas.

Os recentes avanços experimentados pela tecnologia CMOS tem permitido a fabricação de transistores em dimensões submicrônicas, possibilitando a integração de dezenas de milhões de dispositivos numa única pastilha de silício, os quais podem ser usados na implementação de sistemas eletrônicos muito complexos. Este grande aumento na complexidade dos projetos fez surgir uma demanda por ferramentas de verificação eficientes e sobretudo que incorporassem modelos físicos e computacionais mais adequados. A verificação de timing objetiva determinar se as restrições temporais impostas ao projeto podem ou não ser satisfeitas quando de sua fabricação. Ela pode ser levada a cabo por meio de simulação ou por análise de timing. Apesar da simulação oferecer estimativas mais precisas, ela apresenta a desvantagem de ser dependente de estímulos. Assim, para se assegurar que a situação crítica é considerada, é necessário simularem-se todas as possibilidades de padrões de entrada. Obviamente, isto não é factível para os projetos atuais, dada a alta complexidade que os mesmos apresentam. Para contornar este problema, os projetistas devem lançar mão da análise de timing. A análise de timing é uma abordagem independente de vetor de entrada que modela cada bloco combinacional do circuito como um grafo acíclico direto, o qual é utilizado para estimar o atraso do circuito. As primeiras ferramentas de análise de timing utilizavam apenas a topologia do circuito para estimar o atraso, sendo assim referenciadas como analisadores de timing topológicos. Entretanto, tal aproximação pode resultar em estimativas demasiadamente pessimistas, uma vez que os caminhos mais longos do grafo podem não ser capazes de propagar transições, i.e., podem ser falsos. A análise de timing funcional, por sua vez, considera não apenas a topologia do circuito, mas também as relações temporais e funcionais entre seus elementos. As ferramentas de análise de timing funcional podem diferir por três aspectos: o conjunto de condições necessárias para se declarar um caminho como sensibilizável (i.e., o chamado critério de sensibilização), o número de caminhos simultaneamente tratados e o método usado para determinar se as condições de sensibilização são solúveis ou não. Atualmente, as duas classes de soluções mais eficientes testam simultaneamente a sensibilização de conjuntos inteiros de caminhos: uma baseia-se em técnicas de geração automática de padrões de teste (ATPG) enquanto que a outra transforma o problema de análise de timing em um problema de solvabilidade (SAT). Apesar da análise de timing ter sido exaustivamente estudada nos últimos quinze anos, alguns tópicos específicos não têm recebido a devida atenção. Um tal tópico é a aplicabilidade dos algoritmos de análise de timing funcional para circuitos contendo portas complexas. Este constitui o objeto básico desta tese de doutorado. Além deste objetivo, e como condição sine qua non para o desenvolvimento do trabalho, é apresentado um estudo sistemático e detalhado sobre análise de timing funcional. / The recent advances in CMOS technology have allowed for the fabrication of transistors with submicronic dimensions, making possible the integration of tens of millions devices in a single chip that can be used to build very complex electronic systems. Such increase in complexity of designs has originated a need for more efficient verification tools that could incorporate more appropriate physical and computational models. Timing verification targets at determining whether the timing constraints imposed to the design may be satisfied or not. It can be performed by using circuit simulation or by timing analysis. Although simulation tends to furnish the most accurate estimates, it presents the drawback of being stimuli dependent. Hence, in order to ensure that the critical situation is taken into account, one must exercise all possible input patterns. Obviously, this is not possible to accomplish due to the high complexity of current designs. To circumvent this problem, designers must rely on timing analysis. Timing analysis is an input-independent verification approach that models each combinational block of a circuit as a direct acyclic graph, which is used to estimate the critical delay. First timing analysis tools used only the circuit topology information to estimate circuit delay, thus being referred to as topological timing analyzers. However, such method may result in too pessimistic delay estimates, since the longest paths in the graph may not be able to propagate a transition, that is, may be false. Functional timing analysis, in turn, considers not only circuit topology, but also the temporal and functional relations between circuit elements. Functional timing analysis tools may differ by three aspects: the set of sensitization conditions necessary to declare a path as sensitizable (i.e., the so-called path sensitization criterion), the number of paths simultaneously handled and the method used to determine whether sensitization conditions are satisfiable or not. Currently, the two most efficient approaches test the sensitizability of entire sets of paths at a time: one is based on automatic test pattern generation (ATPG) techniques and the other translates the timing analysis problem into a satisfiability (SAT) problem. Although timing analysis has been exhaustively studied in the last fifteen years, some specific topics have not received the required attention yet. One such topic is the applicability of functional timing analysis to circuits containing complex gates. This is the basic concern of this thesis. In addition, and as a necessary step to settle the scenario, a detailed and systematic study on functional timing analysis is also presented.

Made available in DSpace on 2014-12-17T14:55:16Z (GMT). No. of bitstreams: 1 FranciscoJTV_TESE.pdf: 16694617 bytes, checksum: 98c04bab1f2a3180ba8bd87b03174888 (MD5) Previous issue date: 2013-05-24 / The exponential growth in the applications of radio frequency (RF) is accompanied by great challenges as more efficient use of spectrum as in the design of new architectures for multi-standard receivers or software defined radio (SDR) . The key challenge in designing architecture of the software defined radio is the implementation of a wide-band receiver, reconfigurable, low cost, low power consumption, higher level of integration and flexibility. As a new solution of SDR design, a direct demodulator architecture, based on fiveport technology, or multi-port demodulator, has been proposed. However, the use of the five-port as a direct-conversion receiver requires an I/Q calibration (or regeneration) procedure in order to generate the in-phase (I) and quadrature (Q) components of the transmitted baseband signal. In this work, we propose to evaluate the performance of a blind calibration technique without additional knowledge about training or pilot sequences of the transmitted signal based on independent component analysis for the regeneration of I/Q five-port downconversion, by exploiting the information on the statistical properties of the three output signals / Estudos recentes apontam que o aumento nas aplica??es de r?dio frequ?ncia (RF) vem acompanhado por grandes desafios tanto no uso eficiente do espectro eletromagn?tico quanto no projeto de novas arquiteturas para receptores multi-padr?o, ou r?dio definidos por software (RDS). O principal desafio da arquitetura f?sica de um RDS ? a implementa??o de um receptor banda-larga com caracter?sticas de baixo custo, baixo consumo, maior grau de integra??o e flexibilidade. A arquitetura homodina, baseada na tecnologia cinco-portas, surge como uma alternativa para aplica??es em r?dio definidos por software. No entanto, a regenera??o das componentes em fase e quadratura, no receptor cinco-portas, comumente denominada de calibra??o, constitui um dos maiores desafios na aplica??o dessa tecnologia. Os m?todos de calibra??o, propostos na literatura, normalmente baseiam-se no conhecimento do modelo matem?tico do circuito, em que o mesmo ? calibrado previamente (off-line), para um tipo de sinal com caracter?sticas espec?ficas ou em tempo real, com base no conhecimento da sequ?ncia de aprendizagem e do tipo de modula??o. Nesse trabalho, ? apresentado uma proposta de regenera??o cega dessas componentes, para um receptor homodino cinco-portas, utilizando a abordagem denominada Separa??o Cega de Fontes (an?lise de componentes independentes - ICA), que explora as caracter?sticas estat?sticas dos tr?s sinais de sa?da do receptor cinco-portas. A valida??o dessa abordagem ? realizada por meio de simula??o e de resultados experimentais obtidos para o receptor cinco portas implementado em tecnologia de microfita

This paper presents the study and development of a topology of nonisolated converter operating at high frequency, which is suitable for the integration of battery banks, photovoltaic panels, and a high voltage dc link in a single conversion stage. The topology is based on the bidirectional version of the three-state switching cell and is recommended for battery charging, while a 200V dc link can be obtained in a single conversion stage using photovoltaic (PV) panels. The presented converter is able to supply a 200V dc link using a battery bank and a PV array and, depending on the solar irradiance level, it is also possible to charge the batteries by using a single conversion stage. Moreover, all the switches of the converter are able to operate under zero voltage switching (ZVS) condition over a wide operation range. The experimental results are obtained from a 500W laboratory prototype, which has been developed and tested in three situations: energy flow from the battery bank to the load, energy flow from the PV panel to the load; and energy flow from the panel to the battery bank, achieving the efficiency of 94,18%, 96,09% e 94,67% respectively. The high gain afforded by this topology and the excellent performance obtained in all operations mode, shows as a solution where the requirement of increasing the voltage to 200V or 400V from low input voltage energy sources, typically 12V, 24V or 48V, provided by batteries, solar panels or others sources of energy, for Uninterruptable Power Supply (UPS), or a DC link, for example. / Este trabalho tem por escopo apresentar o estudo e desenvolvimento de um conversor CC-CC nÃo isolado de trÃs portas, adequado à integraÃÃo em um Ãnico estÃgio de conversÃo: um banco de baterias, um conjunto de painÃis fotovoltaicos e o link CC. A topologia proposta apresenta um conversor boost de alto ganho baseado na versÃo bidirecional da cÃlula de comutaÃÃo de trÃs estados na qual se tem integrado um banco de baterias e um conjunto de painÃis fotovoltaicos com capacidade para gerar um barramento CC de 200V em um Ãnico estÃgio de processamento. A caracterÃstica bidirecional da topologia permite aos painÃis fotovoltaicos carregar as bateiras e alimentar a carga dependendo da incidÃncia solar. No caso de ausÃncia de sol, o banco de baterias supre a carga. Outra importante caracterÃstica deste conversor à a comutaÃÃo suave em modo ZVS para todas as chaves. Foi desenvolvido um protÃtipo experimental com potÃncia nominal de 500W de forma a validar todo o embasamento teÃrico e de simulaÃÃo apresentados. O conversor desenvolvido foi submetido a trÃs condiÃÃes: o fluxo de energia da bateria para a carga, do painel fotovoltaico para a carga e do painel para o banco de baterias, sendo obtido o rendimento de 94,18%, 96,09% e 94,67% respectivamente para cada condiÃÃo. AlÃm disso, as formas de ondas experimentais e de simulaÃÃo para cada condiÃÃo e o comparativo de rendimento de topologias, tambÃm sÃo apresentados. O alto ganho e o rendimento alcanÃado nesta topologia, a torna uma forte soluÃÃo quando hà necessidade de elevar a tensÃo a partir de baterias ou painÃis fotovoltaicos, quando os valores fornecidos por estes geralmente sÃo de 12V, 24V ou 48V. Ressalte-se que este trabalho contribui cientificamente na Ãrea da eletrÃnica de potÃncia, mais especificamente, no que concerne ao estudo e desenvolvimento de novas topologias de conversores CC-CC nÃo isolados de trÃs portas para aplicaÃÃes em energias renovÃveis.

The development of dedicated cryptography systems for applications requiring low cost and consumption has been the current focus of research. This work addresses the design and performance analysis of cryptographic algorithms AES-128 (NIST standard), PRESENT-80 and CLEFIA-128 (ISO/IEC standard for Lightweight Cryptography), im-plemented in FPGA (Basys 3 Artix-7 - 28 nm technology) using VHDL. Performance metrics were analyzed and compared: occupied area in the FPGA, throughput (Mbps), efficiency (Mbps/slice), energy efficiency (Ws/bit) and current consumption. The metrics were obtained through the synthesis and implementation tool in FPGA, Vivado Design Suites (Xilinx), and by means of a current measurement prototype, which uses the Ada-fruit INA219 sensor board (Sensor from Texas Instruments) and microcontroller Arduino Uno (Atmega328 - Atmel). We also analyzed the graphical representation of current con-sumption through the mathematical model based on the Welch periodogram, applied on the current consumption variables during the data encryption process. The results show current curves that facilitate the identification and comparison of the algorithms. The data of area consumption, processing speed and efficiency in the FPGA obtained satisfactory performance in comparison with other implementations existing in the literature, besides providing relevant information to choose an algorithm of encryption. / O desenvolvimento de sistemas dedicados de criptografia, para aplicações que exigem baixo custo e consumo tem sido enfoque atual de pesquisas. Este trabalho aborda o projeto e análise de desempenho dos algoritmos de criptografia AES-128 (padrão NIST), PRESENT-80 e CLEFIA-128 (padrão ISO/IEC para Criptografia Leve), implementados em FPGA (Basys 3 Artix-7 – tecnologia de 28 nm), utilizando VHDL. Foram analisadas e comparadas as métricas de desempenho: área ocupada no FPGA, velocidade de proces-samento (Mbps), eficiência (Mbps/slice), eficiência energética (Ws/bit) e consumo de corrente. As métricas foram obtidas através da ferramenta de síntese e implementação em FPGA, Vivado Design Suites (Xilinx), e por meio de um protótipo de medição de corrente, que utiliza a placa sensor Adafruit INA219 (sensor da Texas Instruments) e microcontro-lador Arduino Uno (Atmega328 - Atmel). Foram analisadas também a representação grá-fica do consumo de corrente através do modelo matemático baseado no periodograma de Welch, aplicado sobre as variáveis de consumo de corrente durante o processo de encrip-tação de dados. Os resultados mostram curvas de corrente que facilitam a identificação e comparação dos algoritmos. Os dados de consumo de área, velocidade processamento e eficiência no FPGA obtiveram desempenho satisfatório, em comparação com outras im-plementações existentes na literatura, além de fornecer informação relevante para escolha de um algoritmo de criptografia.

FundaÃÃo de Amparo à Pesquisa do Estado do Cearà / Neste trabalho, a propagaÃÃo e estabilidade de sÃlitons espaÃo-temporais (ou sÃlitons balas) em um guia de onda planar com nÃo linearidade cÃbico quintica periodicamente modulada à apresentada em funÃÃo da amplitude de modulaÃÃo , da freqÃÃncia de modulaÃÃo e da distÃncia de propagaÃÃo . Com o objetivo de garantir a estabilidade e prevenir o colapso ou o espalhamento dos pulsos, exploramos a nÃo-linearidade cÃbico quintica com os campos Ãpticos acoplados por XPM (ModulaÃÃo de Fase Cruzada) e utilizando diversos valores para o parÃmetro nÃo-linear , para as amplitudes e freqÃÃncias de modulaÃÃo em funÃÃo da distÃncia de propagaÃÃo , provocamos a colisÃo de dois pulsos (campos Ãpticos) para garantir que estes sejam realmente sÃlitons e, apÃs estas anÃlises numÃricas, foi possÃvel mostrar a existÃncia de sÃlitons espaÃo-temporais estÃveis. Apresentamos, tambÃm, a anÃlise numÃrica de um acoplador triplo nÃo linear de fibras Ãpticas em uma estrutura planar simÃtrica e operando com o modelo Kerr instantÃneo e relaxado para geraÃÃo de portas lÃgicas Ãpticas. Para implementar estes circuitos, usamos um pulso de controle CP com uma diferenÃa de fase entre as entradas âI1â e âI2â do acoplador e analisamos as caracterÃsticas de transmissÃo, taxa de extinÃÃo em funÃÃo da diferenÃa de fase, a largura normalizada (LN), a figura de mÃrito para portas lÃgicas FOMELG(dB) e a evoluÃÃo dos pulsos ao longo do acoplador e, assim, foi demonstrado as possibilidades para geraÃÃo das portas lÃgicas Ãpticas. / In this work, the propagation and stability of spatiotemporal optical solitons (or optical bullets) in a planar waveguide with periodically modulated cubic-quintic nonlinearity is presented numerically as a function of the amplitudes of modulation , the frequency of modulation and the propagation distance .With the objective of ensure the stability and preventing the collapse or the spreading of pulses, in this study we explore the cubic-quintic nonlinearity with the optical fields coupled by XPM (Cross-Phase Modulation) and take into account several values for the nonlinear parameter , for amplitudes and frequency of modulation as a function of the propagation distance , we cause the collisions of two pulses (envelope of the optical field) to ensure that the optical pulse are sÃlitons and, after numerical analysis was possible shown the existence of stable spatiotemporal optical sÃliton. We also have presented the numerical analysis of the three-core nonlinear fiber coupler in a symmetrical planar structure and operating with instantaneous and relaxed Kerr model for generation of the all-optical logic gates. To implement this optical circuit, we used a control pulse CP with a phase difference between the inputs âI1â and âI2â of the fiber coupler and were analyzed the transmission characteristics, the Extinction Ratio as a function of the phase difference, the length normalized (LN), the figure-of-merit of the logic gates (FOMELG (dB) and the pulse evolution along the fiber coupler and, thus, ensure were demonstrated the possibilities for generating of the all-optical logic gates.

Os recentes avanços experimentados pela tecnologia CMOS tem permitido a fabricação de transistores em dimensões submicrônicas, possibilitando a integração de dezenas de milhões de dispositivos numa única pastilha de silício, os quais podem ser usados na implementação de sistemas eletrônicos muito complexos. Este grande aumento na complexidade dos projetos fez surgir uma demanda por ferramentas de verificação eficientes e sobretudo que incorporassem modelos físicos e computacionais mais adequados. A verificação de timing objetiva determinar se as restrições temporais impostas ao projeto podem ou não ser satisfeitas quando de sua fabricação. Ela pode ser levada a cabo por meio de simulação ou por análise de timing. Apesar da simulação oferecer estimativas mais precisas, ela apresenta a desvantagem de ser dependente de estímulos. Assim, para se assegurar que a situação crítica é considerada, é necessário simularem-se todas as possibilidades de padrões de entrada. Obviamente, isto não é factível para os projetos atuais, dada a alta complexidade que os mesmos apresentam. Para contornar este problema, os projetistas devem lançar mão da análise de timing. A análise de timing é uma abordagem independente de vetor de entrada que modela cada bloco combinacional do circuito como um grafo acíclico direto, o qual é utilizado para estimar o atraso do circuito. As primeiras ferramentas de análise de timing utilizavam apenas a topologia do circuito para estimar o atraso, sendo assim referenciadas como analisadores de timing topológicos. Entretanto, tal aproximação pode resultar em estimativas demasiadamente pessimistas, uma vez que os caminhos mais longos do grafo podem não ser capazes de propagar transições, i.e., podem ser falsos. A análise de timing funcional, por sua vez, considera não apenas a topologia do circuito, mas também as relações temporais e funcionais entre seus elementos. As ferramentas de análise de timing funcional podem diferir por três aspectos: o conjunto de condições necessárias para se declarar um caminho como sensibilizável (i.e., o chamado critério de sensibilização), o número de caminhos simultaneamente tratados e o método usado para determinar se as condições de sensibilização são solúveis ou não. Atualmente, as duas classes de soluções mais eficientes testam simultaneamente a sensibilização de conjuntos inteiros de caminhos: uma baseia-se em técnicas de geração automática de padrões de teste (ATPG) enquanto que a outra transforma o problema de análise de timing em um problema de solvabilidade (SAT). Apesar da análise de timing ter sido exaustivamente estudada nos últimos quinze anos, alguns tópicos específicos não têm recebido a devida atenção. Um tal tópico é a aplicabilidade dos algoritmos de análise de timing funcional para circuitos contendo portas complexas. Este constitui o objeto básico desta tese de doutorado. Além deste objetivo, e como condição sine qua non para o desenvolvimento do trabalho, é apresentado um estudo sistemático e detalhado sobre análise de timing funcional. / The recent advances in CMOS technology have allowed for the fabrication of transistors with submicronic dimensions, making possible the integration of tens of millions devices in a single chip that can be used to build very complex electronic systems. Such increase in complexity of designs has originated a need for more efficient verification tools that could incorporate more appropriate physical and computational models. Timing verification targets at determining whether the timing constraints imposed to the design may be satisfied or not. It can be performed by using circuit simulation or by timing analysis. Although simulation tends to furnish the most accurate estimates, it presents the drawback of being stimuli dependent. Hence, in order to ensure that the critical situation is taken into account, one must exercise all possible input patterns. Obviously, this is not possible to accomplish due to the high complexity of current designs. To circumvent this problem, designers must rely on timing analysis. Timing analysis is an input-independent verification approach that models each combinational block of a circuit as a direct acyclic graph, which is used to estimate the critical delay. First timing analysis tools used only the circuit topology information to estimate circuit delay, thus being referred to as topological timing analyzers. However, such method may result in too pessimistic delay estimates, since the longest paths in the graph may not be able to propagate a transition, that is, may be false. Functional timing analysis, in turn, considers not only circuit topology, but also the temporal and functional relations between circuit elements. Functional timing analysis tools may differ by three aspects: the set of sensitization conditions necessary to declare a path as sensitizable (i.e., the so-called path sensitization criterion), the number of paths simultaneously handled and the method used to determine whether sensitization conditions are satisfiable or not. Currently, the two most efficient approaches test the sensitizability of entire sets of paths at a time: one is based on automatic test pattern generation (ATPG) techniques and the other translates the timing analysis problem into a satisfiability (SAT) problem. Although timing analysis has been exhaustively studied in the last fifteen years, some specific topics have not received the required attention yet. One such topic is the applicability of functional timing analysis to circuits containing complex gates. This is the basic concern of this thesis. In addition, and as a necessary step to settle the scenario, a detailed and systematic study on functional timing analysis is also presented.

Submitted by Renata Lopes (renatasil82@gmail.com) on 2016-05-17T12:37:21Z No. of bitstreams: 1 diogofernandes.pdf: 2723080 bytes, checksum: 27ac16e618618f1cb4c4dc6394956f80 (MD5) / Approved for entry into archive by Adriana Oliveira (adriana.oliveira@ufjf.edu.br) on 2016-06-28T14:08:15Z (GMT) No. of bitstreams: 1 diogofernandes.pdf: 2723080 bytes, checksum: 27ac16e618618f1cb4c4dc6394956f80 (MD5) / Made available in DSpace on 2016-06-28T14:08:15Z (GMT). No. of bitstreams: 1 diogofernandes.pdf: 2723080 bytes, checksum: 27ac16e618618f1cb4c4dc6394956f80 (MD5) Previous issue date: 2015-08-31 / CNPq - Conselho Nacional de Desenvolvimento Científico e Tecnológico / Este trabalho tem como objetivo apresentar técnicas com complexidade computacional reduzida para implementação em hardware do modulador de amplitude em quadratura M-ária (M-ary quadrature amplitude modulation - M-QAM) de elevada ordem, que pode ser viável para sistemas banda larga. As técnicas propostas abrangem as constelações M-QAM quadradas e cruzadas (número par e ímpar de bits), a regra de decisão abrupta (hard decison rule), derivação de constelações M-QAM de baixa ordem das de elevada ordem. A análise de desempenho em termos de taxa de bits errados (bit error rate - BER) é realizada quando os símbolos M-QAM são corrompidos por ruído Gaussiano branco aditivo (additive white Gaussian noise - AWGN) e ruído Gaussiano impulsivo aditivo (additive impulsive Gaussian noise - AIGN). Os resultados de desempenho da taxa de bits errados mostram que a perda de desempenho das técnicas propostas é, em média, inferior a 1 dB, o que é um resultado surpreendente. Além disso, a implementação das técnicas propostas em arranjo de portas programáveis em campo (field programmable gate array - FPGA) é descrita e analisada. Os resultados obtidos com as implementações em dispositivo FPGA mostram que as técnicas propostas podem reduzir consideravelmente a utilização de recursos de hardware se comparadas com as técnicas presentes na literatura. Uma melhoria notável em termos de redução da utilização de recursos de hardware é conseguida através da utilização da técnica de modulação M-QAM genérica em comparação com a técnica de regra de decisão heurística (heuristic decision rule - HDR) aprimorada e uma técnica previamente concebida, a tà c cnica HDR. Com base nas análises apresentadas, a técnica HDR aprimorada é menos complexa do que a técnica HDR. Finalmente, os resultados numéricos mostram que a técnica de modulação M-QAM genérica pode ser oito vezes mais rápida do que as outras duas técnicas apresentadas, quando um grande número de símbolos M-QAM (p. ex., > 1000) são transmitidos consecutivamente. / This work aims at introducing techniques with reduced computational complexity for hardware implementation of high order M-ary quadrature amplitude modulation (MQAM) which may be feasible for broadband communication systems. The proposed techniques cover both square and cross M-QAM constellations (even and odd number of bits), hard decision rule, derivation of low-order M-QAM constellations from high order ones. Performance analyses, in terms of bit error rate (BER) is carried out when the M-QAM symbols are corrupted by either additive white Gaussian noise (AWGN) or additive impulsive Gaussian noise (AIGN). The bit error rate performance results show that the performance loss of the proposed techniques is, on average, less than 1 dB, which is a remarkable result. Additionally, the implementation of the proposed techniques in field programmable gate array (FPGA) device is described and outlined. The results based on FPGA show that the proposed techniques can considerably reduce hardware resource utilization. A remarkable improvement in terms of hardware resource utilization reduction is achieved by using the generic M-QAM technique in comparison with the enhanced heuristic decision rule (HDR) technique and a previously designed technique, the HDR technique. Based on the analyses performed, the enhanced HDR technique is less complex than the HDR technique. Finally, the numerical results show that the generic M-QAM technique can be eight times faster than the other two techniques when a large number of M-QAM symbols (e.g., > 1000) are consecutively transmitted.

[pt] O fenômeno associado à estabilidade de tensão se caracteriza pela existência de valores máximos de potência ativa e reativa que podem ser transferidas a uma barra de carga, ou injetada na rede através dos geradores e compensadores síncronos. Sua relevância para o setor elétrico é constantemente reforçada pelo registro de ocorrências de colapsos de tensão em diversos países do mundo e, embora a instabilidade de tensão manifeste-se localmente, suas consequências se refletem na ampla deterioração do sistema. Impulsionado pelo crescente interesse a respeito dos métodos baseados em medições fasoriais sincronizadas para a detecção do máximo carregamento, este trabalho apresenta os principais modelos encontrados na literatura baseados em medições locais e no vasto monitoramento do sistema, com maior ênfase aos métodos de Corsi-Taranto e Circuito Acoplado de Porta-Simples Aprimorado (CAPS Aprimorado). Algumas contribuições são sugeridas ao modelo CAPS Aprimorado tendo em vista sua aplicação ao conjunto de barras de transferência e de geração. Explora-se a utilização dos equivalentes multi-portas como índice de avaliação das condições de estabilidade de tensão, comparando a identificação da barra crítica aos métodos da matriz D e dos autovalores e autovetores. São evidenciadas as principais limitações dos modelos mediante a um conjunto de análises estáticas e dinâmicas, considerando diferentes cenários de carregamento, a sensibilidade dos modelos ao ruído e a resposta dos métodos em face da atuação dos limitadores de sobre-excitação. / [en] The voltage stability phenomenon is characterized by the existence of a maximum active and reactive power that can be transferred to a load bus or injected into the network through the generators and synchronous compensators. Its relevance to the electric power sector is constantly reinforced by the record of occurrences of voltage collapses in several countries around the world. Although the voltage instability manifests itself locally, its consequences is reflected in the wide deterioration of the system. Driven by growing interest in methods based on synchronized phasor measurements for maximum loadability detection, this work presents the main models found in the literature based on local measurements and wide area monitoring, emphasizing the Corsi-Taranto method and Improved Coupled Single-Port Circuit (Improved CAPS). Some contributions are suggested to the Improved CAPS model considering its application to the set of transit and controlled buses. The use of the multi-port equivalents is explored as the evaluation index of voltage stability conditions, comparing the identification of the critical bus to the D matrix method and eigenvalues and eigenvalues method. The main limitations of the models are demonstrated through a static and dynamic studies, as well different loading scenarios, the sensitivity of the models to the noise and the response of the methods when the over-excitation limiters are considered.