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Particionamento de máquinas de estado finito síncronas com controle assíncrono visando redução do consumo de potência

Luiz Sérgio Ferreira 18 December 2012 (has links)
Sabendo que os sistemas digitais modernos têm evoluído rapidamente nas últimas décadas e que tal fato levou á sistemas mais rápidos, com grande capacidade de memória, e cada vez menores e mais leves, um dos maiores problemas enfrentados neste processo de evolução é a busca por projetos que consumam baixa potência. Este trabalho apresenta o resultado de um estudo que visa reduzir a potência dissipada em sistemas digitais, aplicando para isso a técnica do Particionamento da Máquina de Estado Finito. Para tanto, utiliza-se de um software desenvolvido especificamente para este fim e que utiliza o cálculo da probabilidade de transição de estados, associado ao emprego de um algoritmo de busca de solução com base no algoritmo Genético. Resultados mostram que, através da utilização da ferramenta apresentada, e dependendo do número de partições realizadas, consegue-se uma redução de consumo de potência na ordem de 50% para algumas Máquinas de Estado Finito, sendo que em alguns casos este valor pode ser superado, demonstrando assim sua eficácia no projeto de sistemas digitais.
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Assinalamento de estados para controladores assíncronos utilizando algoritmo genético

Tiago da Silva Curtinhas 11 July 2013 (has links)
Controladores assíncronos Modo Burst Estendido (MBE) são importantes no projeto de sistemas digitais heterogêneos. Dois passos importantes na síntese lógica dos controladores MBE são os de minimização e assinalamento de estados. No paradigma assíncrono, estes passos, além de encontrarem o melhor assinalamento de estados, que é importante na redução da área de silício, devem atender aos requisitos de corrida crítica e evitarem hazard lógico na etapa de minimização lógica. Como essas etapas são do tipo NP-completo, a solução proposta pela ferramenta 3D, está limitada a especificações de pequeno e médio porte, no caso a especificação MBE. Neste trabalho, propõe-se uma ferramenta chamada SAGAAs que soluciona essas duas etapas. O método SAGAAs (State Assignment using Genetic Algorithm for Asynchronous circuits) trata essas duas etapas utilizando a técnica de busca e otimização estocástica chamada de Algoritmo Genético (AG). O método SAGAAs, permite a realização de assinalamento de estados para especificações MBE de grande porte e foi aplicado a um conjunto de benchmarks. Quando comparada com a ferramenta 3D, a ferramenta SAGAAs voltada para Máquinas de Huffman com Saída Realimentada (MHSR) apresenta bons resultados: no número de variáveis de estados inseridas houve uma redução de 12,00\%; na área houve uma redução de 15,28\% de produtos e uma redução de 14,73\% de literais; no número de chaveamento das variáveis de estados houve uma redução de 30,38\%. Este trabalho mostra a viabilidade do AG na solução das duas etapas da síntese lógica como também satisfaz as restrições de corrida crítica e hazard lógico. Esta tese também propõe um método para minimização e assinalamento de estados para especificações MBE, que é voltada para Máquinas de Huffman (MH). Este método está incorporado na ferramenta SAGAAs e o autor desconhece a existência de uma ferramenta para a especificação MBE na arquitetura MH.
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Core para sincronismo de s?mbolo na recep??o de sinais de sat?lite no padr?o DVB-RCS

Prates, Wagner Santos Siqueira 29 August 2016 (has links)
Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-11-25T11:23:03Z No. of bitstreams: 1 DIS_WAGNER_SANTOS_SIQUEIRA_PRATES_COMPLETO.pdf: 2328424 bytes, checksum: 57d3c921ca8ef99cec7a7d0863ed5c0b (MD5) / Made available in DSpace on 2016-11-25T11:23:03Z (GMT). No. of bitstreams: 1 DIS_WAGNER_SANTOS_SIQUEIRA_PRATES_COMPLETO.pdf: 2328424 bytes, checksum: 57d3c921ca8ef99cec7a7d0863ed5c0b (MD5) Previous issue date: 2016-08-29 / Digital communication links, whether wireless, optical or cable, transport information from the origin point to the destination point by means of an Electromagnetic (EM) wave. The wave propagates in the physical medium between two points in the link with a velocity which depends on the electrical permittivity and on the magnetic permeability of the medium. In general, the propagation velocity is close to the speed of light in vacuum. The digital information transported by the link is the consequence of the digital system to vary the amplitude, the phase, or the frequency of the EM wave in accordance with the binary words to be transported. This process of variation of the EM wave definition parameters in accordance with the binary words to be transported is called digital modulation. The propagated EM wave has its defining parameters sequentially varied depending on each respective binary word sequentially transmitted through the link. Each binary word occurs within a certain fixed length time window, and, as a result, the EM wave maintains constant the value of its defining parameters during said time window. Since the wave propagates in the medium with constant speed, just as in the time window, the wave keeps the value of its defining parameters for a spatial window along its propagation path. Thus, the EM wave is modularized along its propagation path in modules that occur corresponding to the spatial windows. In this context, each module or window along the EM wave is parameterized by the corresponding binary word, and each such parameterized module is thus interpreted by the system as a digital modulation symbol which symbolically represents the information expressed in the respective binary word associated with the window. Therefore, it is crucial for the intelligibility of the signals that reach the receiver at the destination point that the link operates under the condition of perfect synchronization between the time window for the symbols emitted by the transmitter with the time window for the symbols to be received by the link receiver. Not being aligned temporally with the transmitter symbol time window, the symbols captured by receiver symbol time window would contain information from both two adjacent symbols, which establish the condition of inter-symbol interference, causing uncertainty and compromising the signal intelligibility for all subsequent blocks of the system. In this context, this work aims to develop and implement an IP Core for symbol synchronization for satellite signal receivers in the DVB-RCS standard (Digital Video Broadcasting - Return Channel System). The research will be directed towards getting an innovative solution with respect to aspects of performance and computational cost of the system, and to be able to meet the demands, whether in broadband communications or in defense area. / Enlaces de comunica??es digitais, sejam eles sem fio, ?pticos ou via cabo, transportam informa??o do ponto de origem ao ponto de destino atrav?s de uma onda eletromagn?tica. A onda se propaga no meio f?sico entre dois pontos no enlace com uma velocidade de propaga??o que depende da permissividade el?trica e da permeabilidade magn?tica do meio. Em geral, a velocidade de propaga??o ? pr?xima ? velocidade da luz no v?cuo. A informa??o digital transportada pelo enlace ? consequ?ncia de o sistema digital variar ou a amplitude, ou a fase, ou a frequ?ncia da onda eletromagn?tica de acordo com as palavras bin?rias a serem transportadas. Este processo de varia??o dos par?metros que definem a onda eletromagn?tica de acordo com as palavras bin?rias a serem transportadas ? denominado de modula??o digital. A onda eletromagn?tica propagada tem seus par?metros de defini??o sequencialmente variados em fun??o de cada respectiva palavra bin?ria sequencialmente transmitida atrav?s do enlace. Cada palavra bin?ria ocorre dentro de uma determinada janela de tempo de dura??o fixa, e, como consequ?ncia, a onda eletromagn?tica mant?m o valor de seus par?metros de defini??o durante a referida janela temporal. Dado que a onda se propaga no meio com velocidade constante, de mesma forma que na janela temporal, a onda mant?m o valor de seus par?metros de defini??o durante uma janela espacial ao longo de seu caminho de propaga??o. Assim, a onda eletromagn?tica ? modularizada ao longo de seu caminho de propaga??o em m?dulos que ocorrem respectivos ?s janelas espaciais. Neste contexto, cada m?dulo ou janela ao longo da onda eletromagn?tica ? parametrizado pela correspondente palavra bin?ria, e cada m?dulo assim parametrizado ? interpretado pelo sistema como um s?mbolo da modula??o digital que simbolicamente representa a informa??o expressa na respectiva palavra bin?ria associada ? janela. Portanto, ? crucial para a inteligibilidade dos sinais que chegam ao receptor no ponto de destino que o enlace opere sob a condi??o de que haja perfeita sincroniza??o da refer?ncia de tempo da janela temporal dos s?mbolos emitidos pelo transmissor com a refer?ncia de tempo da janela temporal dos s?mbolos a serem recebidos pelo receptor do enlace. N?o estando alinhada temporalmente com a janela de s?mbolos do transmissor, a janela de s?mbolos do receptor capturaria simultaneamente a informa??o de dois s?mbolos adjacentes, o que estabeleceria a condi??o de interfer?ncia inter-simb?lica, gerando incerteza e comprometendo a inteligibilidade do sinal para todas as etapas subsequentes no sistema. Este trabalho visa desenvolver e implementar um IP Core para sincronismo de s?mbolo em receptores de sinais de sat?lite no padr?o DVB-RCS (Digital Video Broadcasting - Return Channel System). A pesquisa ? dirigida no sentido de obter uma solu??o inovadora com rela??o a aspectos de desempenho e custo computacional do sistema, e que seja capaz de atender a demandas provenientes da ?rea de comunica??es em banda larga, ou do ?mbito da defesa.
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Uma API de comunicação para aceleração por hardware de simuladores moleculares

Sartin, Maicon Aparecido January 2009 (has links)
Made available in DSpace on 2013-08-07T18:43:13Z (GMT). No. of bitstreams: 1 000417206-Texto+Completo-0.pdf: 2684469 bytes, checksum: eee55b180d3981f3bad747667dc61538 (MD5) Previous issue date: 2009 / The evolution of the integrated circuit manufacturing technology is still following the so called Moore Law. However, scientific applications growingly require high performance computational resources, motivating researchers to propose the acceleration of such applications through the use of dedicated hardware devices. Often, due to the need of obtaining fast results in the design of these applications the use of reconfigurable hardware devices is recommended. Currently, there is a significant increase in the amount of research on molecular biophysics with a main goal on the design of drugs. Nonetheless, to achieve the design of a new drug and the possible cure of some disease, several complex procedures must be undertaken. As examples, it is possible to cite experiments to determine the behavior of simple molecules or proteins. Molecular dynamics simulations can reveal a large variety of facts about the molecular system under scrutiny. But to execute such simulations in a timely way, it is necessary to employ a huge amount of high performance computational resources, like supercomputers, large computer clusters or grids. This is due to the enormous amount of mathematical computations to perform, to the amount of generated information and to the need to obtain all this information in short time delays. This makes the requirement for high performance computing a basic characteristic of this field. To fulfill the computational requirements of molecular dynamics simulations there are FPGA based platforms, which are frequently employed as hardware accelerators for applications with high computational cost. FPGAs are widely available and enable the fast design and implementation of dedicated hardware with high performance when compared to software running on general purpose processors. The main contribution of this work is the proposition of a communication method between a host computer and a reconfigurable hardware platform based on FPGAs. The dissertation suggests a software architecture for integrating software and hardware platforms used to accelerate molecular dynamics simulation applications. The proposition has been implemented as an Application Programming Interface (API) that organizes the communication between platforms in several service abstraction levels, with the goal of rendering the application software layers independents of the accelerator hardware. / A evolução da tecnologia de fabricação de circuitos integrados continua obedecendo à lei de Moore. Entretanto, aplicações científicas cada vez mais necessitam de recursos de alto desempenho computacional, motivando pesquisadores a propor a aceleração por hardware dedicado para aumentar o desempenho destas aplicações. Freqüentemente, devido à necessidade de rapidez no projeto de tais aplicações, empregam-se técnicas de projeto com emprego de hardware reconfigurável. Atualmente, há um grande aumento em pesquisas de biofísica molecular com o objetivo principal na concepção de fármacos. Porém, para se chegar até a droga e a possível cura de alguma doença, diversos procedimentos devem ser empreendidos. Como exemplos podem ser citados experimentos para determinar o comportamento de moléculas simples ou de proteínas. As simulações por dinâmica molecular aportam uma variedade de informações do sistema molecular em questão. Entretanto, para se executar estas simulações é necessário o auxílio de recursos computacionais de alto desempenho, devido à elevada quantidade de cálculos a efetuar, à quantidade de informações geradas e à necessidade destas informações e resultados em períodos curtos de tempo, tornando a exigência por computação de alto desempenho uma característica básica desta área. Para suprir a exigência computacional de simulações por dinâmica molecular existem plataformas baseadas em FPGAs, que são largamente utilizadas como aceleradores de hardware de aplicações com alto custo computacional. FPGAs são amplamente disponíveis e permitem realizar rapidamente o projeto e a implementação de hardware com alto desempenho se comparado a software executando em processadores de propósito geral.A principal contribuição deste trabalho é uma proposta de método de comunicação entre uma máquina hospedeira e uma plataforma de hardware reconfigurável baseada em FPGAs, sugerindo uma arquitetura de software para integração das plataformas de software e o hardware usado para acelerar aplicações de simulação por dinâmica molecular. A proposta foi implementada como uma API para organização da comunicação entre as plataformas em níveis de abstração de serviço, visando tornar as camadas de software independentes do hardware.
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Inserção de testabilidade em um núcleo pré-projetado de um microcontrolador 8051 fonte compatível

Back, Eduardo Santos January 2002 (has links)
No intuito de validar seus projetos de sistemas integrados, o Grupo de Microeletrônica da UFRGS tem investido na inserção de estruturas de teste nos núcleos de hardware que tem desenvolvido. Um exemplo de tal tipo de sistema é a “caneta tradutora”, especificada e parcialmente desenvolvida por Denis Franco. Esta caneta se utiliza de um microcontrolador 8051 descrito em VHDL, o qual ainda carece de estruturas dedicadas com funções orientadas à testabilidade. Este trabalho exemplifica a integração de teste em um circuito eletrônico préprojetado. Neste caso específico, foi utilizado o microcontrolador 8051 fonte compatível que será inserido no contexto da caneta tradutora. O método utilizado apoiou-se na norma IEEE1149.1, destinada a definir uma infra-estrutura baseada na técnica do boundary scan para o teste de placas de circuito impresso. São apresentadas características de testabilidade desenvolvidas para o microcontrolador, utilizando-se a técnica do boundary scan em sua periferia e a técnica do scan path em seu núcleo. A inserção destas características de teste facilita a depuração e testes em nível de sistema, imaginando-se o sistema como algo maior, fazendo parte do sistema da caneta tradutora como um todo. São elaborados exemplos de testes, demonstrando a funcionalidade do circuito de teste inserido neste núcleo e a possibilidade de detecção de falhas em pontos distintos do sistema. Finalmente, avalia-se o custo associado à integração desta infra-estrutura de teste, tanto em termos de acréscimo de área em silício, quanto em termos de degradação de desempenho do sistema.
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Inserção de testabilidade em um núcleo pré-projetado de um microcontrolador 8051 fonte compatível

Back, Eduardo Santos January 2002 (has links)
No intuito de validar seus projetos de sistemas integrados, o Grupo de Microeletrônica da UFRGS tem investido na inserção de estruturas de teste nos núcleos de hardware que tem desenvolvido. Um exemplo de tal tipo de sistema é a “caneta tradutora”, especificada e parcialmente desenvolvida por Denis Franco. Esta caneta se utiliza de um microcontrolador 8051 descrito em VHDL, o qual ainda carece de estruturas dedicadas com funções orientadas à testabilidade. Este trabalho exemplifica a integração de teste em um circuito eletrônico préprojetado. Neste caso específico, foi utilizado o microcontrolador 8051 fonte compatível que será inserido no contexto da caneta tradutora. O método utilizado apoiou-se na norma IEEE1149.1, destinada a definir uma infra-estrutura baseada na técnica do boundary scan para o teste de placas de circuito impresso. São apresentadas características de testabilidade desenvolvidas para o microcontrolador, utilizando-se a técnica do boundary scan em sua periferia e a técnica do scan path em seu núcleo. A inserção destas características de teste facilita a depuração e testes em nível de sistema, imaginando-se o sistema como algo maior, fazendo parte do sistema da caneta tradutora como um todo. São elaborados exemplos de testes, demonstrando a funcionalidade do circuito de teste inserido neste núcleo e a possibilidade de detecção de falhas em pontos distintos do sistema. Finalmente, avalia-se o custo associado à integração desta infra-estrutura de teste, tanto em termos de acréscimo de área em silício, quanto em termos de degradação de desempenho do sistema.
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Influencia do tempo de espera, de exposição e condições de luz em imagens obtidas por placas de armazenamento de fosforo / Influence of the time and storage conditions on images acquired using phosphor storage plates

Martins, Mauro Guilherme de Barros Quirino 12 February 2005 (has links)
Orientador: Francisco Haiter Neto / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Odontologia de Piracicaba / Made available in DSpace on 2018-08-10T08:35:13Z (GMT). No. of bitstreams: 1 Martins_MauroGuilhermedeBarrosQuirino_D.pdf: 459015 bytes, checksum: ab47f5efdd8be44f60da615d4f531069 (MD5) Previous issue date: 2005 / Resumo: O objetivo deste estudo foi verificar a influência do tempo de espera, tempo de exposição e condição de luz na qualidade final de imagens obtidas por placas de fósforo dos sistemas digitais DenOptix®, Digora® e Vistascan®. As placas foram sensibilizadas com uma escala de densidade, com a finalidade de realizar as análises objetivas, com um ¿phantom¿, constituído a partir de uma mandíbula macerada, para análise subjetiva e com dentes pré-molares, para o diagnóstico de cáries. As análises objetivas foram realizadas pelo valor do pixel dos softwares correspondentes aos sistemas digitais e estes dados, analisados estatisticamente pelos testes de Tukey e Dunnet. A análise subjetiva foi realizada por 3 radiologistas e os dados submetidos ao teste de Mann Whitney. Para o diagnóstico de cáries, foram utilizados oito avaliadores e os dados submetidos aos testes de Wilcoxom e Friedman. Como conclusões: 1. As imagens obtidas pelo sistema Digora® sofreram perda de qualidade de imagem a partir de 4 horas, após a exposição aos raios X; 2. O sistema DenOptix® apresentou-se estável quando submetido a diferentes tempos de exposição adequados e tempos de espera; 3. A qualidade da imagem das placas de armazenamento de fósforo é afetada pela qualidade dos invólucros plásticos disponíveis em cada sistema. Os invólucros do sistema Vistascan® foram capazes de proteger entrada de luz nas condições utilizadas por este estudo / Abstract: The aim of this study was to verify the influence of the delay in scanning, exposure time and light condition in the final quality of images obtained using phosphor storage plates of DenOptix®, Digora® and Vistascan® digital systems. The plates were radiographed with an aluminium step wedge for the objective analysis, with a dry mandible for the subjective analysis and with premolars teeth for caries diagnosis. The objective analysis were carried through by the pixel value obtained from the corresponding softwares of each digital systems and these data analyzed statistically by Tukey and Dunnet tests. The subjective analysis were carried through by 3 radiologists and the data submitted to Mann Whitney U test. For caries diagnosis, eight observers were used and the data submitted to Wilcoxom and Friedman tests. As conclusions: 1. The images obtained using the Digora® system showed loss of quality of image at 4 hours after exposure; 2. The DenOptix® system presented a certain stability when subjected to different delays in scanning and exposure times; 3. The quality of the image of the phosphor storage plates is affected by the quality of the available plastic hygienic bags of each system. The bags of the Vistascan® system were able to protect under all the conditions used in this study / Doutorado / Radiologia Odontologica / Doutor em Radiologia Odontológica
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Inserção de testabilidade em um núcleo pré-projetado de um microcontrolador 8051 fonte compatível

Back, Eduardo Santos January 2002 (has links)
No intuito de validar seus projetos de sistemas integrados, o Grupo de Microeletrônica da UFRGS tem investido na inserção de estruturas de teste nos núcleos de hardware que tem desenvolvido. Um exemplo de tal tipo de sistema é a “caneta tradutora”, especificada e parcialmente desenvolvida por Denis Franco. Esta caneta se utiliza de um microcontrolador 8051 descrito em VHDL, o qual ainda carece de estruturas dedicadas com funções orientadas à testabilidade. Este trabalho exemplifica a integração de teste em um circuito eletrônico préprojetado. Neste caso específico, foi utilizado o microcontrolador 8051 fonte compatível que será inserido no contexto da caneta tradutora. O método utilizado apoiou-se na norma IEEE1149.1, destinada a definir uma infra-estrutura baseada na técnica do boundary scan para o teste de placas de circuito impresso. São apresentadas características de testabilidade desenvolvidas para o microcontrolador, utilizando-se a técnica do boundary scan em sua periferia e a técnica do scan path em seu núcleo. A inserção destas características de teste facilita a depuração e testes em nível de sistema, imaginando-se o sistema como algo maior, fazendo parte do sistema da caneta tradutora como um todo. São elaborados exemplos de testes, demonstrando a funcionalidade do circuito de teste inserido neste núcleo e a possibilidade de detecção de falhas em pontos distintos do sistema. Finalmente, avalia-se o custo associado à integração desta infra-estrutura de teste, tanto em termos de acréscimo de área em silício, quanto em termos de degradação de desempenho do sistema.
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IVM: uma metodologia de verificação funcional interoperável, iterativa e incremental

Otávio Piedade Prado, Bruno 31 January 2009 (has links)
Made available in DSpace on 2014-06-12T15:52:22Z (GMT). No. of bitstreams: 1 license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2009 / A crescente demanda por produtos eletrônicos e a capacidade cada vez maior de integração criaram sistemas extremamente complexos em chips, conhecidos como Systemon- Chip ou SoC. Seguindo em sentido oposto a esta tendência, os prazos (time-to-market) para que estes sistemas sejam construídos vem continuamente sendo reduzidos, obrigando que muito mais funcionalidades sejam implementadas em períodos cada vez menores de tempo. A necessidade de um maior controle de qualidade do produto final demanda a atividade de Verificação Funcional que consiste em utilizar um conjuntos de técnicas para estimular o sistema em busca de falhas. Esta atividade é a extremamente dispendiosa e necessária, consumindo até cerca de 80% do custo final do produto. É neste contexto que se insere este trabalho, propondo uma metodologia de Verificação Funcional chamada IVM que irá fornecer todos os subsídios para garantir a entrega de sistemas de alta qualidade, e ainda atingindo as rígidas restrições temporais impostas pelo mercado. Sendo baseado em metodologias já bastante difundidas e acreditadas, como o OVM e o VeriSC, o IVM definiu uma organização arquitetural e um fluxo de atividades que incorporou as principais características de ambas as abordagens que antes estavam disjuntas. Esta integração de técnicas e conceitos resulta em um fluxo de verificação mais eficiente, permitindo que sistemas atinjam o custo, prazo e qualidade esperados
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Análise da performance do algoritmo d / Performance analysis of D-algorithm

Dornelles, Edelweis Helena Ache Garcez January 1993 (has links)
A geração de testes para circuitos combinacionais com fan-outs recovergentes é um problema NP-completo. Com o rápido crescimento da complexidade dos circuitos fabricados, a geração de testes passou a ser um sério problema para a indústria de circuitos integrados. Muitos algoritmos de ATPG (Automatic Test Pattern Generation) baseados no algoritmo D, usam heurísticas para guiar o processo de tomada de decisão na propagação n e na justificação das constantes de forma a aumentar sua eficiencia. Existem heurísticas baseadas em medidas funcionais, estruturais e probabilísticas. Estas medidas são normalmente referidas como observabilidade e controlabilidade que fazem parte de um conceito mais geral, a testabilidade. As medidas que o algoritmo utiliza podem ser calculadas apenas uma vez, durante uma etapa de pré-processamento (medidas de testabilidade estáticas - STM's), ou dinamicamente, recalculando estas medidas durante o processamento sempre que elas forem necessárias (medidas de testabilidade dinâmicas — DTM's). Para alguns circuitos, o use de medidas dinâmicas ao invés de medidas estáticas diminui o número de backtrackings pcir vetor gerado. Apesar disto, o tempo total de CPU por vetor aumenta. Assim, as DTM's só devem ser utilizadas quando as STM's não apresentam uma boa performance. Isto pode ser feito utilizando-se as medidas estáticas ate um certo número de backtrackings. Se o padrão de teste não for encontrado, então medidas dinâmicas são utilizadas. Entretanto, a necessário ainda buscar formas de melhorar o processo dinâmico, diminuindo o custo computacional. A proposta original do calculo das DTM's apresenta algumas técnicas, baseadas em selective tracing, com o objetivo de reduzir o custo computacional. Este trabalho analisa o use combinado de heurísticas e propõe técnicas alternativas, na forma das heurísticas de recalculo parcial e recalculo de linhas não free, que visam minimizar o overhead do calculo das DTM's. E proposta ainda a técnica de Pré-implicação que transfere a complexidade do algoritmo para a memória. Isto é feito através de um preprocessamento que armazena informações necessárias para a geração de todos os vetores de teste. De outra forma estas informações teriam de ser calculadas na geração de cada um destes vetores. A implementação do algoritmo D com as várias heurísticas permitiu a realização de um experimento pratico. Isto possibilitou a análise quantitativa da performance do algoritmo D para vários tipos de circuitos e demonstrou a eficiência de uma das heurísticas propostas neste trabalho. / The test generation for combinational circuits that contain reconvergence is a NP-complete problem. With the rapid increase in the complexity of the fabricated circuits, the generation of test patterns poses a serious problem to the IC industry. A number of existing ATPG algorithms based on the D algorithm use heuristics to guide the decision process in the D-propagation and justification to improve the efficiency. The heuristics used by ATPG algorithm are based on structural, functional and probabilistics measures. These measures are commonly referred to as line controllability and observability and they are combined under the , more general notion of testability. The measures used by ATPG algorithms can be computed only once, during a preprocessing stage (static testability measures - STM's) or can be calculated dinamically, updating the testability measures during the test generation process (dymanic testability measures - DTM's). For some circuits, replacing STM's by DTM's decreases the average number of backtrackings per generated vector. Despite these decrease, the total CPU time per generated vector is greater when using DTM's instead of STM's. So, DTM's only must be used if the STM's don't present a good performance. This can be done by STM's until a certain number of backtrackings. If a test pattern has still not been found, then DTM's are used. Therefore, it is yet necessary to search for ways to improve the dynamic process and decrease the CPU time requirements. In the original approach some techniques for reducing the computational overhead of DTM's based on the well-know technique of selective path tracing are presented. In this work, the combined use of heuristics are analised and alternative techniques — the heuristics of partial recalculus and not free lines recalculus — are proposed. These alternative techniques were developed in order to minimize the overhead of the DTM's calculus. It is yet proposed the pre-implication technique which transfers to memory the algorithm complexity. It includes a preprocessing stage which storages all necesary informations to the generation of all test vectors. So, these informations don't need be computed in the generation of each test vector. The implementation of the D-Algorithm with diferent heuristics has possibilited a practical experiment. It was possible to analise the performance of the D-Algorithm on diferent circuit types and to demonstrate the efficiency of one of the proposed heuristics.

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