Depuis une dizaine d’années, la miniaturisation des circuits microélectroniques silicium est freinée par l’augmentation de la densité de puissance consommée car la réduction de la tension d’alimentation n’a pas suivi celle des dimensions. Cela est inhérent au mécanisme thermo-ionique d’injection des porteurs dans les transistors de type MOSFET et conduit à envisager un mécanisme d’injection des porteurs différent, basé sur l’effet tunnel. Pour être efficace, cette solution doit s’accompagner de l’introduction de semi-conducteurs III-V à faible masse effective et petite bande interdite. Parmi ces derniers, l’hétérojonction (Al)GaSb/InAs semble prometteuse grâce à la possibilité de passer d’un alignement des bandes de type "échelon" à "brisé". Ce travail de thèse porte sur la fabrication de transistors à effet tunnel (TFET) à base d’héterostructures (Al)GaSb/InAs. L’influence des paramètres matériaux et géométriques sur les performances du transistor a été évaluée à l’aide des simulations utilisant le logiciel Silvaco. Le développement d’un procédé technologique complet de fabrication de diodes et transistors verticaux de taille nanométrique a ensuite permis la réalisation d’un TFET sur substrat GaAs. Sa caractérisation électrique a révélé un courant dans l’état ON de 433 μA/μm à VDS = VGS = 0.5 V. A basse température, une pente sous le seuil de 71 mV/décade et un rapport ON/OFF de 6 décades ont été obtenus. Ce compromis à l’état de l’art entre courant ON et capacité de commutation démontre que le TFET à base de l’hétérojonction (Al)GaSb/InAs pourrait constituer une alternative de choix pour les technologies futures après optimisation de l’empilement de grille. / Silicon microelectronics is facing a power consumption crisis for around ten years since the scaling of the supply voltage has not followed that of the transistor dimensions. This is mainly due to the inherent limits of the silicon MOSFETs, based on the thermionic injection mechanism of the carriers. Going to a tunneling injection mechanism is therefore very appealing but, to be efficient, this should go along with the introduction of low effective mass and small bang gap III-V semiconductors. Among them, the (Al)GaSb/InAs heterojunction is very attractive due to the ability to tune the band alignment from staggered to broken gap which eventually results in large tunneling current densities. In this PhD work, the fabrication of tunnel field effect transistors (TFETs) based on AlGaSb/InAs heterostructures grown by molecular beam epitaxy is investigated. First the impact of the basic material and geometrical parameters on the device performances has been simulated using Silvaco TCAD software. A complete technological process for the fabrication of nanoscale vertical tunnel diodes and tunneling transistors has then been developed and has led to the achievement of a vertical TFET on a GaAs substrate. The electrical characterization of this device has been carried out exhibiting an ON-current of 433 μA/μm at VDS = VGS = 0.5 V. At low temperature, a subthreshold swing of 71 mV/decade and a 6 decade ON/OFF ratio at 0.1 V are demonstrated. This state-of-the-art trade-off between ON current and switching properties indicates that the (Al)GaSb/InAs TFET may be a valuable solution for beyond CMOS technology after further improvement of the gate stack process.

La réduction de la puissance consommée des transistors à effet de champ (MOSFETs) est un challenge pour le futur de la nanoélectronique. En 2025, l’Agence Internationale de l’Énergie (AIE) estime qu’il y aura environ 50 milliard d’objets autonomes et nomades nécessitant alors une faible puissance consommée. L’apparition de nouveaux dispositifs tels que les transistors à effet tunnel (TFETs) ou les transistors à ionisation par impact (I MOSFETs) permettra potentiellement de réduire la puissance consommée de ces objets. Dans ce travail de thèse, nous avons étudié pour la première fois le transistor à ionisation par impact à base de matériaux III V des filières arséniée et antimoniée. La structure pin, composant principal du I MOSFET, est tout d’abord étudiée. L’ensemble des briques technologiques des I MOSFET a ensuite été développé, et en particulier l’interface entre l’oxyde et le semiconducteur III-V qui a été optimisée par un traitement innovant par plasma d’oxygène (O2). Ce traitement a montré une amélioration de la qualité de l’interface oxyde/semiconducteur conduisant à une commande des charges beaucoup plus efficace. Pour finir, nous avons montré les études, fabrications et caractérisations d’un transistor à effet tunnel InGaAs et d’un I MOSFET GaSb présentant une architecture verticale où la grille est auto-alignée. / The reduction in the power consumption of field effect transistors (MOSFETs) is a challenge for the future of nanoelectronics. By 2025, the International Energy Agency (IEA) estimates that there will be around 50 billion autonomous and nomadic objects requiring low power consumption. The appearance of new devices such as tunnel effect transistors (TFETs) or impact ionization transistors (I¬ MOSFETs) will potentially reduce the power consumption of these objects.In this thesis work, we studied for the first time the impact ionization transistor based on materials III-V, especially arsenic and antimony based materials. The pin structure, the main component of the I MOSFET, is first studied. We then developed all the process steps of the I-MOSFET fabrication, and in particular we optimized the interface between the oxide and the III-V semiconductor by an innovative treatment using oxygen plasma (O2). This special treatment has shown a clear improvement in charge control. Finally, we have shown studies, fabrications and characterizations of an InGaAs based TFET and a GaSb based I MOSFET with a vertical architecture, where the gate is self-aligned.

Le transistor à ionisation par impact (I-MOS) est une nouvelle architecture présentant l'avantage de s'affranchir de la barrière des 60mV/dec à température ambiante, qui limite la pente sous le seuil de l'architecture MOSFET classique. Le I-MOS se présente comme une diode PiN dont la zone intrinsèque est partiellement recouverte par une grille. L'objectif de cette thèse est d'évaluer les performances du I-MOS comme candidat potentiel à « l'après CMOS », à la fois du point de vue du dispositif unitaire et dans un environnement circuit. Nous avons étudié le dispositif par le biais de simulations TCAD, afin de comprendre le dispositif et d'analyser la physique mise en jeu dans ce transistor. Nous avons fabriqué nos dispositifs sur substrats SOI, Si1-xGexOI et GeOI et proposé un procédé innovant de réalisation du I-MOS. Les dispositifs réalisés ont été testés électriquement afin de vérifier les propriétés fondamentales du I-MOS (2mV/dec mesurés...) et de comparer les performances du I-MOS avec celles des MOSFET co-intégrés. Le fonctionnement des I-MOS en mode tunnel bande à bande a aussi été observé. Nous avons également développé un modèle analytique pour le I-MOS qui décrit correctement le fonctionnement électrique du dispositif. Ce modèle a ensuite été intégré dans un environnement SPICE pour réaliser des simulations de circuits à base de I-MOS.

Le transistor à effet tunnel bande à bande (TFET) est une architecture PIN à grille capable d’obtenir une pente sous le seuil inférieure à 60mV/dec à température ambiante, ce qui représente un avantage par rapport au MOSFET dans le cas d’applications basse consommation. L’objectif de cette thèse est d’étudier et de caractériser des TFETs fabriqués au CEA-LETI (sur substrats SOI avec les procédés standards CMOS), afin de comprendre et d’optimiser ces dispositifs. La première génération de TFETs a été réalisée en architecture planaire (FDSOI) et fournit une étude sur l’impact de l’hétérojonction canal source, de l’épaisseur du canal et de la température de recuit sur les performances. La seconde génération a été réalisée en architecture nanofil SiGe planaire, dont l’impact de la géométrie a été étudié en détail. Les mesures ont permis de valider l’injection par effet tunnel bande à bande, et les performances observées ont été comparées à la littérature et aux MOSFET. Par ailleurs, des caractérisations avancées ont également mené à une meilleure compréhension des caractéristiques de sortie courant-tension. Finalement, des mesures basse température nous avons confirmé la présence de défauts proches des jonctions (à l’origine des limitations de pente sous le seuil) et ainsi proposé des voies d’optimisation pour s’en affranchir. / Band to band tunneling field effect transistor (TFET) is a PIN-gated architecture able to reach sub 60mV/dec subthreshold slopes at room temperature, which is an advantage over MOSFET in low power applications. The objective of this thesis is to study and characterize TFETs fabricated in CEA-LETI using MOSFET SOI technology. The first generation of devices is realized on planar FDSOI technology, and studies the impact of source/channel heterojunction, channel thickness and annealing temperature on device performances. The second generation is planar SiGe nanowire architecture, with research focusing on the impact of the wire geometry. Through measurements we were able to prove the band to band tunneling injection, while the reported performances were compared with literature and with MOSFET. Furthermore, advanced characterizations led to a better understanding of the output characteristics. Through low temperature measurements we confirmed existence of defects close to the junctions (which cause slope degradation), as well as on which process steps to improve in the future.

Le secteur des communications sans fil a connu un essor considérable, soutenu par l’évolution des "smartphones" et par le développement des réseaux de capteurs sans fil et de l’Internet des Objets (connu en anglais sous le nom ‘IoT’ pour Internet of Things). Les applications actuelles visent l’autonomie énergétique des objets communicants et nécessitent la conception de circuits intégrés pouvant assurer à la fois un fonctionnement à hautes performances et à moindre coût. L’une des principales fonctions des systèmes de communications radiofréquences (RF) est la génération de fréquence, assurée par l’oscillateur. De nombreux efforts de conception sont ainsi nécessaires afin d’assurer les performances requises par les nouvelles applications sans fil. Nos travaux de recherche ont pour objectif de proposer une méthode de conception d’oscillateurs agiles à faible consommation au sein des systèmes d’émission-réception RF. Le travail s’est focalisé sur l’étude et l’optimisation des éléments constitutifs d’un oscillateur LC passif en technologie CMOS et sur la proposition d’une méthode de conception. La méthode proposée peut être exploitée pour différentes structures d’oscillateurs afin d’optimiser leurs performances essentiellement en termes de consommation de puissance et de bruit de phase. Cette méthode a été appliquée pour implémenter plusieurs VCOs en technologie CMOS. Une série de mesure sous pointes a permis de valider leur fonctionnement. La suite de ce travail de thèse est consacrée à la proposition d’une nouvelle topologie d’oscillateur LC reconfigurable à base d’inductance active dédiée aux applications multistandards faible coût / The rapid growth of the Internet of Things (IoT) applications and the wireless sensor networks boosts the need for low cost and low power radiofrequency (RF) transceivers. The voltage-controlled oscillator (VCO) is an essential building block of several RF transceivers. Design tradeoffs have been very stringent in terms of power consumption, phase-noise, area and tuning range. In this context, the aim of this work is to propose a design method, aiming to optimize the VCO design and to improve its performances essentially in terms of power consumption and phase noise.The first part of this thesis sets a study of the elements of passive LC oscillators in CMOS technology. The second part presents a complete design method, aiming to optimize the LC-VCO performance regarding the phase noise and power consumption. The evaluation of the proposed method is carried out with some test-cases in full CMOS technology. Many RF LC-VCOs have been implemented and measured. The final part of this thesis presents a new tunable VCO suitable for multi-standards applications. The frequency tuning of the VCO is ensured using an active inductor based on CMOS inverters. The desired bandwidth can be selected while achieving low surface area and low power consumption.