Afin de satisfaire aux exigences de plus en plus contraignantes imposées par la Roadmap ITRS, l'industrie microélectronique doit aujourd'hui envisager un certain nombre de révolutions dans ses procédés de fabrication des composants. En effet, la seule miniaturisation des dimensions du transistor à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) ne suffit plus à améliorer les performances des dispositifs électroniques et de nouvelles approches doivent être imaginées. Parmi les solutions envisagées, l'une des plus prometteuses consiste à remplacer l'isolant de grille «historique» en oxyde de silicium (SiO2) et la grille en polysilicium par un couple constitué d'une grille métallique et d'un matériau isolant possédant une plus forte permittivité diélectrique. Ce travail présente ainsi les effets du couple grille TiN/dioxyde d'hafnium HfO2 sur les performances électriques d'un MOSFET en étudiant un paramètre caractéristique du transport électrique dans le canal de conduction, à savoir la mobilité des porteurs libres en régime d'inversion. Pour ce faire, une étude théorique des différentes interactions limitant la mobilité des porteurs dans ces nouvelles architectures a d'une part été réalisée. D'autre part, des techniques expérimentales innovantes d'extraction de la mobilité ont été développées (magnétorésistance, split C-V pulsé) pour caractériser finement nos dispositifs. La conjonction de ces deux approches a ainsi permis de déterminer avec précision les interactions prédominantes dans la réduction de mobilité des porteurs liées à l'utilisation d'une grille métallique TiN et d'un oxyde de grille de forte permittivité HfO2.

Les architectures des dispositifs Silicium-Sur-Isolant (SOI) représentent des alternatives attractives par rapport à celles en Si massif grâce à l’amélioration des performances des transistors et des circuits. Dans ce contexte, les plaquettes SOI doivent être d’excellente qualité.Dans cette thèse nous développons des nouveaux outils de caractérisation électrique et des modèles pour des substrats SOI avancés. La caractérisation classique pseudo-MOSFET (-MOSFET) pour le SOI a été revisitée et étendue pour des mesures à basses températures. Les variantes enrichies de -MOSFET, proposées et validées sur des nombreuses géométries, concernent des mesures split C-V et des mesures bruit basse fréquence. A partir des courbes split C-V, une méthode d'extraction de la mobilité effective a été validée. Un modèle expliquant les variations de la capacité avec la fréquence s’accorde bien avec les résultats expérimentaux. Le -MOSFET a été aussi étendu pour les films SOI fortement dopés et un modèle pour l'extraction des paramètres a été élaboré. En outre, nous avons prouvé la possibilité de caractériser des nanofils de SiGe empilés dans des architectures 3D, en utilisant le concept -MOSFET. Finalement, le SOI ultra-mince dans la configuration -MOSFET s'est avéré intéressant pour la détection des nanoparticules d'or. / Silicon-On-Insulator (SOI) device architectures represent attractive alternatives to bulk ones thanks to the improvement of transistors and circuits performances. In this context, the SOI starting material should be of prime quality.In this thesis, we develop novel electrical characterization tools and models for advanced SOI substrates. The classical pseudo-MOSFET (-MOSFET) characterization for SOI was revisited and extended to low temperatures. Enriched variants of -MOSFET, proposed and demonstrated on numerous geometries, concern split C-V and low-frequency noise measurements. Based on split C-V, an extraction method for the effective mobility was validated. A model explaining the capacitance variations with the frequency shows good agreement with the experimental results. The -MOSFET was also extended to highly doped SOI films and a model for parameter extraction was derived. Furthermore, we proved the possibility to characterize SiGe nanowire 3D stacks using the -MOSFET concept. Finally thin film -MOSFET proved to be an interesting, technology-light detector for gold nanoparticles.

Afin de dépasser la limite d'échelle, il existe une solution innovante qui permet de fabriquer des structures multi-grilles. Ainsi, un NMOSFET composé de trois grilles indépendantes fabriquées dans la technologie CMOS. En dehors de leur forme, géométrique, le transistor multi-grille est similaire à une structure classique. Une multi-grille NMOSFET peut être fabriquée par l'intégration de tranchées de polysilicium. Ces tranchées sont utilisées dans diverses applications telles que les mémoires DRAM, électronique de puissance ou de capteurs d'image. Les capteurs d'image présentent le problème des charges parasites entre les pixels, appelées diaphonie. Les tranchées sont l'une des solutions qui réduisent ce phénomène. Ces tranchées assurent l'isolation électrique sur toute la matrice des pixels. Nous avons étudié ses caractéristiques en utilisant des mesures I-V, méthode du split C-V et de pompage de charge à deux et à trois niveaux. Son multi-seuil caractéristique a été vérifié. Nous n'avons observé aucune dégradation significative de ces caractéristiques grâce à l'intégration des tranchées. La structure a été simulée par la méthode des éléments finis en 3D via le logiciel TCAD. Ses caractéristiques électriques ont été simulées et confrontées avec les résultats obtenus à partir de mesures électriques. La tension de seuil et la longueur de canal effective ont été extraites. Sa mobilité effective et les pièges de l'interface Si/SiO2 ont également été simulés ou calculés. En raison des performances électriques satisfaisantes et d'un bon rendement, nous avons remarqué que ce dispositif est une solution adéquate pour les applications analogiques grâce aux niveaux de tension multi-seuil / One of the recent solutions to overcome the scaling limit issue are multi-gate structures. One cost-effective approach is a three-independent-gate NMOSFET fabricated in a standard bulk CMOS process. Apart from their shape, which takes advantage of the three-dimensional space, multi gate transistors are similar to the conventional one. A multi-gate NMOSFET in bulk CMOS process can be fabricated by integration of polysilicon-filled trenches. This trenches are variety of the applications for instance in DRAM memories, power electronics and in image sensors. The image sensors suffer from the parasitic charges between the pixels, called crosstalk. The polysilicon - filled trenches are one of the solution to reduce this phenomenon. These trenches ensure the electrical insulation on the whole matrix pixels. We have investigated its characteristics using l-V measurements, C-V split method and both two- and three-level charge pumping techniques. Tts tunable-threshold and multi-threshold features were verified. Tts surface- channel low-field electron mobility and the Si/SiO2 interface traps were also evaluated. We observed no significant degradation of these characteristics due to integration of polysilicon-filled trenches in the CMOS process. The structure has been simulated by using 3D TCAD tool. Tts electrical characteristics has been evaluated and compared with results obtained from electrical measurements. The threshold voltage and the effective channel length were extracted. Tts surface-channel low-field electron mobility and the Si/SiO2 interface traps were also evaluated. Owing to the good electrical performances and cost-effective production, we noticed that this device is a good aspirant for analog applications thanks to the multi-threshold voltages

L'objet de ce mémoire est de présenter le travail effectué au cours de cette thèse qui était de caractériser électriquement et de modéliser le transport électrique de trois architectures de transistors MOS pour des filières 50nm et en deçà : CMOS Si à oxyde ultrafin, nMOS Si:C et pMOS SiGe. Afin d'étudier les effets de canaux courts sur ces dispositifs nous avons proposé et/ou optimisé plusieurs procédures d'extraction de paramètres ainsi que plusieurs modèles physiques analytiques décrivant le comportement des principaux paramètres électriques de ce type de transistors aux longueurs de grille décananométriques. Ainsi, une méthode expérimentale complète et un modèle pour la partition du courant de grille ont été validés pour les transistors à oxyde ultrafin. Une optimisation de la méthode Split C-V pour les canaux courts a été validée donnant de précieux renseignements sur la mobilité des transistors MOS ultracourts. Un modèle a été validé pour le bruit 1/f des transistors à canal enterré SiGe sub-0,1μm. Toutes ces méthodes nous ont permis de montrer que les transistors à oxyde ultrafins gardaient de très bonne propriétés de transport électrique jusqu'à 30nm de longueur de grille, que les nMOS Si:C était une alternative fiable au fort dopage canal pour contrôler les effets de canaux courts des nMOS sub-0,1μm et que les pMOS SiGe avaient un niveau de bruit 1/f plus faible en forte inversion même aux longueurs de grille décanamométriques

Les architectures des dispositifs Silicium-Sur-Isolant (SOI) représentent des alternatives attractives par rapport à celles en Si massif grâce à l'amélioration des performances des transistors et des circuits. Dans ce contexte, les plaquettes SOI doivent être d'excellente qualité.Dans cette thèse nous développons des nouveaux outils de caractérisation électrique et des modèles pour des substrats SOI avancés. La caractérisation classique pseudo-MOSFET (pseudo-MOSFET) pour le SOI a été revisitée et étendue pour des mesures à basses températures. Les variantes enrichies de pseudo-MOSFET, proposées et validées sur des nombreuses géométries, concernent des mesures split C-V et des mesures bruit basse fréquence. A partir des courbes split C-V, une méthode d'extraction de la mobilité effective a été validée. Un modèle expliquant les variations de la capacité avec la fréquence s'accorde bien avec les résultats expérimentaux. Le pseudo-MOSFET a été aussi étendu pour les films SOI fortement dopés et un modèle pour l'extraction des paramètres a été élaboré. En outre, nous avons prouvé la possibilité de caractériser des nanofils de SiGe empilés dans des architectures 3D, en utilisant le concept pseudo-MOSFET. Finalement, le SOI ultra-mince dans la configuration pseudo-MOSFET s'est avéré intéressant pour la détection des nanoparticules d'or.