Les systèmes sur puce sont constitués d'une partie matérielle (un circuit intégré) et d'une partie logicielle (un programme) qui utilise les ressources matérielles de la puce. La conséquence de cela est que le logiciel d'un système sur puce est intrinsèquement lié à sa partie matérielle. Les composants matériels d'accélération sont des facteurs clés de différenciation d'un produit à l'autre.Il est nécessaire de pouvoir simuler ces systèmes très tôt lors de leur conception; bien avant que la puce ne soit physiquement disponible, et même avant que la puce ne soit complètement spécifiée. Pour cela, un modèle du système sur puce est réalisé à l'aide du langage SystemC, au niveau d'abstraction TLM (Transaction Level Modeling). La partie matérielle d'un système sur puce est constituée de composants, qui s'exécutent en parallèle. Pour autant, la simulation avec le simulateur SystemC de référence est séquentielle. Ceci permet de garantir les bonnes propriétés des simulations SystemC, en particulier la reproductibilité et le confort d'écriture des modèles.Les travaux de cette thèse portent sur la simulation parallèle de modèles SystemC/TLM. L'objectif de l'exécution parallèle est d'accélérer les simulations dans un mode d'utilisation correspondant à la phase de développement, où il est primordial de disposer de simulations qui donnent rapidement un résultat. Afin de cerner le problème de performance remarqué sur des modèles complexes à STMicroelectronics, le premier travail de cette thèse a été d'analyser le profil d'exécution d'une étude de cas représentative de la complexité actuelle des platformes SystemC/TLM. Pour cette étude, nous avons développé un outil de collecte de traces et de visualisation. Les résultats de cette analyse ont indiqué que la lenteur d'exécution en simulation était due à la complexité des composants matériels d'accélération. L'étude de l'état de l'art en simulation parallèle de modèles SystemC nous a conduit à chercher d'autres pistes que celles actuellement existantes.Pour réaliser les composants matériels plus rapidement, et permettre d'augmenter la réutilisabilité de composants d'un projet à l'autre, le flot de conception HLS (High Level Synthesis) est utilisé, notamment à STMicroelectronics. Ce flot de conception permet, à partir de la description d'une fonction en C/C++, de générer un plan de composant matériel qui va réaliser la même fonction. La description des composants est découpée en sous-fonctions, individuellement plus simples. Afin d'obtenir de bonnes performances, les sous-fonctions sont assemblées en chaîne, à travers laquelle circulent les données à traiter. Il est indispensable de pouvoir réutiliser le code écrit pour la HLS dans les simulations SystemC/TLM@: cette situation deviendra de plus en plus fréquente, et il n'a pas assez de temps pour réécrire ces modèles dans ces projets courts.Nous avons développé une infrastructure de simulation parallèle permettant d'intégrer et de simuler efficacement des composants de traitement de données écrits pour la HLS. L'application de cette infrastructure à un exemple a permis d'accélérer l'exécution de la simulation d'un facteur 1.6 avec 4 processeurs. Au-delà de ce résultat, les conclusions principales de cette thèse sont que la simulation parallèle de modèles à haut niveau d'abstraction, en SystemC/TLM, passe par la combinaison de plusieurs techniques de parallélisation. Il est également important d'identifier les parties parallélisables dans des simulations industrielles, notamment pour les nouveaux défis que sont les simulations multi-physiques et l'internet des objets. / Systems on chip consists in a hardware part (an integrated circuit) and a software part (a program) that uses the hardware resources of the chip. Consequently, the embedded software is intrinsically connected to the chip hardware. Hardware acceleration components are key differentiation factors from one product to another.It is necessary to simulate systems on chip very early in the design flow; before the chip is physically available and even before its full specification. For such simulations, developers write a model of the system on chip in SystemC, at the TLM (Transaction Level Modeling) abstraction level. The hardware part of a chip consists in components that behave in parallel with each other. However, the reference SystemC simulator execute simulations sequentially. The sequential execution enables to keep good properties of SystemC simulations, namely reproducibility and ease of model writing.This thesis work address the parallel execution of SystemC/TLM simulations. The goal of parallel simulation is to speed up simulations, in the context of the model development, where it is important to quickly get results. In order to identify the performance problem of complex models at STMicroelectronics, the first step of this thesis was to analyse the execution profile of a case study, representative of the complexity of current platforms. For this study, we developed a trace recording and visualization tool. The results of this study indicated that the performance critical parts of the simulation are hardware acceleration components. Studying existing parallel simulation approaches led us to look for other parallel simulation techniques.To speed up the development of hardware acceleration components, and increase the reusability from one project to another, the HLS (High Level Synthesis) design flow is used, notably at STMicroelectronics. This design flow enables to generate a logically synthesizable model of a component, from a high level behavioral description in C/C++. This design flow also constraints the development: it is split in sub-functions, assembled in a pipeline. The code written for HLS must be re-used in SystemC/TLM models: this situation will become more and more frequent and there is no time to rewrite the models of such components within short delays.We developed a parallel simulation infrastructure enabling the integration and efficient simulation of hardware components written for HLS.We applied this infrastructure to an example platform, which resulted in speeding up the simulation. Beyond this result, one of the main conclusion of this thesis is that parallel simulation of abstract SystemC/TLM models will require to combine multiple parallelization techniques. Future research work can identify other types of potential parallelism in industrial models. This will become critical with the new challenges of simulation, as multi-physical simulations and internet of things.

Cette thèse porte sur la synthèse des sources électromagnétiques (EM) rayonnantes, par la méthode TLM (Transmission Line Matrix) inverse. Les applications large-bande sont particulièrement visées. L'objectif est d'utiliser la théorie du retournement temporel des ondes EM, afin d'implémenter et développer une nouvelle méthode de synthèse des sources rayonnantes, à partir d'un diagramme de rayonnement connu. La retro-propagation des ondes est réalisée numériquement, par la méthode TLM inverse, en trois dimensions (3D), à nœuds symétriques condensés (SCN). L'algorithme proposé est utilisé pour retrouver des sources EM primaires, ponctuelles et réparties, émettant des signaux à large-bande [26GHz - 34GHz] et placées dans l'espace libre (sans pertes, homogène et non-dispersif). Les bases, le potentiel et les limites de cette approche inverse sont étudiés. Une étape supplémentaire est ajoutée afin d'améliorer la résolution spatiale de la reconstruction des sources ponctuelles et réparties. Une résolution inferieure à la demi-longueur d'onde de l'excitation est ainsi obtenue. La reconstruction des sources secondaires 1D et 2D, induites sur les surface métalliques des antennes est ensuite étudiée. Ces études ont abouti au développement d'un nouvel outil de simulation, basé sur une méthode hybride TLM-analytique. La synthèse des sources induites sur la surface d'une antenne-monopôle est ainsi réalisée, à partir du CL mesuré. L'orientation et la position des sources sont trouvées. Les avantages et les limitations de la technique sont enfin discutés. / This thesis deals with wide-band electromagnetic (EM) source synthesis, by Reversed-TLM (Transmission Line Matrix) method. The work is particularly focused on wide-band applications. The main objective is to use the time reversal wave theory in order to develop a new simulation tool, which can synthesize an unknown source distribution from a far-field radiation pattern. Wave time-reversal is numerically simulated by 3D Reversed-TLM method, in based on symmetrical condensed nodes (SCN). Our method is first applied to lumped sources, transmitting wide band signals in the frequency range [26GHz - 34 GHz], placed in a lossless, homogeneous and non-dispersive 3D free-space. Source reconstruction results show that by using this method, the “classical” half-wavelength resolution limit is overcome. The synthesis of 1D and 2D secondary sources, induced on metallic antenna surfaces are also studied. These studies resulted in the development of a new simulation tool, based on a hybrid TLM-analytical method. Reversed - TLM method is then applied for synthesizing a monopole antenna from its measured far-field radiation pattern. Initial source orientation and localization are found. Advantages and limitations of this technique are discussed.

Au-delà de la formidable évolution en termes de complexité du circuit électronique en soi, son adoption et sa diffusion ont connu, au fil des dernières années, une explosion dans un très grand nombre de domaines distincts. Un système sur puce peut incorporer une combinaison de composants aux fonctionnalités très différentes. S'assurer du bon fonctionnement de chaque composant, et du système complet, est une tâche primordiale et épineuse. Dans ce contexte, l'Assertion-Based Verification (ABV) a considérablement gagné en popularité ces dernières années : il s'agit d'une démarche de vérification où des propriétés logico-temporelles, exprimées dans des langages tels que PSL ou SVA, spécifient le comportement attendu du design. Alors que la plupart des solutions d'ABV existantes se limitent au niveau transfert de registres (RTL), la contribution décrite dans cette thèse s'efforce de résoudre un certain nombre de limitations et vise ainsi une solution mature pour le niveau transactionnel (TLM) de SystemC. Une technique efficace de construction de moniteurs de surveillance à partir de propriétés PSL est proposée : cette technique, inspirée d'une approche originale existante pour le niveau RTL, est ici adaptée à SystemC TLM. Une méthode spécifique de surveillance des actions de communication à haut niveau d'abstraction est également détaillée. Les possibilités offertes par la technique présentée sont significativement étendues en proposant, pour les propriétés écrites en langage PSL, à la fois un support formel et une mise en oeuvre pratique pour des variables auxiliaires globales et locales, qui constituent un élément essentiel lors des spécifications à haut niveau d'abstraction. Tous ces concepts sont également implémentés dans un outil prototype. Afin d'illustrer l'intérêt de la solution proposée, diverses expérimentations sont effectuées avec des designs aux dimensions et complexités différentes. Les résultats obtenus permettent de souligner le fait que la méthode de vérification dynamique suggérée reste applicable pour des designs de taille réaliste. / Over the last years, the growing of electronic circuit complexity has experienced a tremendous evolution. Moreover, electronic circuits have become widespread elements in many different areas. This development leads to Systems-on-Chip incorporating a combination of components with highly heterogeneous features. Ensuring the correct behavior of each component, as well as validating the behavior of the whole system, is both a compelling and painful task. In this context, Assertion-Based Verification (ABV) has widely gained acceptance over the recent years : following this approach, temporal properties expressed using languages such as PSL or SVA specify the expected behavior of the design. While most existing ABV solutions are restricted to the register transfer level (RTL), the work of this thesis attempts to overcome some limitations by developing an actual ABV solution for the transaction level modeling (TLM) in SystemC. An effective technique for the construction of checker modules from PSL properties is proposed : this technique for SystemC TLM is inspired from a pioneering approach for RTL. A specific method for monitoring communication activities at a high level of abstraction is also described. The scope of the proposed technique is significantly improved by adding to PSL both a formal and a practical support for auxiliary global and local variables, which are compelling in higher level specifications. All these concepts are implemented in a prototype tool. In order to present the applicability of the proposed solution, we performed various experiments using designs of different sizes and complexities. The experimental results show that this dynamic verification methodology is also suitable for real-world designs.

The wide variety of interconnection structures presently nowadays for SoC (Systemon- Chip), bus and networks-on-Chip NoCs, each of them with a wide set of setup parameters, provides a huge amount of design alternatives. Although the interconnection structure is a key SoC component, there are few design tools in order to set the appropriate configuration parameters for a given application. An efficient SoC project may comply an exploration stage among the possible solutions for the communication structure, during the first steps of the design process. The absence of appropriate tools for that exploration makes critical the designer?s judgment. The present study aims to enhance the communication SoC structure design area, when a NoC is used. This work proposes a methodology that allows the establishment of the NoC communication parameters using a high level model (SystemC TLM timed). Our approach analyzes and evaluates the NoC performance under a wide variety of traffic conditions. The experimental stage was conducted employing a model of a net represented by a SystemC TLM timed (Hermes_Temp). Parametric and pseudo-random generators control the network traffic. The analysis was carried on with a tool designed for these purpose, which generates a group of performance metrics. The results allow to elucidate the global and inner network behavior. The performance values are useful for the heterogeneous and homogeneous NoC design projects, improving the performance evaluation studies scope. / The wide variety of interconnection structures presently nowadays for SoC (Systemon- Chip), bus and networks-on-Chip NoCs, each of them with a wide set of setup parameters, provides a huge amount of design alternatives. Although the interconnection structure is a key SoC component, there are few design tools in order to set the appropriate configuration parameters for a given application. An efficient SoC project may comply an exploration stage among the possible solutions for the communication structure, during the first steps of the design process. The absence of appropriate tools for that exploration makes critical the designer?s judgment. The present study aims to enhance the communication SoC structure design area, when a NoC is used. This work proposes a methodology that allows the establishment of the NoC communication parameters using a high level model (SystemC TLM timed). Our approach analyzes and evaluates the NoC performance under a wide variety of traffic conditions. The experimental stage was conducted employing a model of a net represented by a SystemC TLM timed (Hermes_Temp). Parametric and pseudo-random generators control the network traffic. The analysis was carried on with a tool designed for these purpose, which generates a group of performance metrics. The results allow to elucidate the global and inner network behavior. The performance values are useful for the heterogeneous and homogeneous NoC design projects, improving the performance evaluation studies scope.

Les très basses fréquences (VLF) sont aujourd’hui principalement utilisées pour les communications sous-marines. Ces fréquences ont en effet l’avantage de pénétrer dans l’eau de mer jusqu’à quelques dizaines de mètre de profondeur, ainsi que de permettre des communications à très longue distance, au-delà de l’horizon. Les antennes nécessaires à l’établissement de ces communications sont nécessairement de très petite taille par rapport aux longueurs d’onde mises en jeu. Ces antennes sont des structures composées de centaines de mètre de câbles métalliques, situées à un emplacement étudié pour les qualités diélectriques du sol ou les avantages structurels du relief. Pour étudier de telles antennes, nous proposons l’utilisation d’un code basé sur une méthode temporelle, la TLM. Cette méthode peut se révéler être très efficace pour des études sur de larges bandes de fréquence et en présence d’un environnement diélectrique complexe. Pour cela, nous avons amélioré le modèle du Fil Mince permettant de modéliser une structure métallique en une dimension et avons cherché à valider son fonctionnement en présence d’un environnement réaliste. Dans ce document, nous présentons ainsi les différentes étapes ayant abouties aux améliorations apportées au modèle de Fil Mince. Notre code a été validé en comparant nos résultats à ceux de FEKO, un logiciel commercial basé sur la MoM considéré comme la méthode la plus adaptée à ce type de problème. Nous avons proposé, en particulier, une solution permettant de garantir une bonne précision du modèle quel que soit l’orientation du fil dans le maillage cartésien 3D. Nous avons ensuite précisé le domaine de validité des fils coudés ainsi que des jonctions de plusieurs fils. Nous avons étudié également l’interaction entre le fil et des milieux inhomogènes. Il s’agit là d’une problématique ambitieuse pour laquelle nous avons apporté quelques éléments de réponse mais qui reste à ce jour un verrou technologique à lever. Enfin, nous avons étudié des structures antennaires réalistes. Les simulations d’un système composé d’antennes en T déployé dans une vallée ont permis d’appréhender le fonctionnement d’une telle structure et ont montré l’intérêt de notre méthode. En effet, les temps de calcul nécessaires à la résolution du problème sont significativement plus faibles avec le code TLM qu’avec le logiciel FEKO sur ce type de sol complexe. Les simulations d’une antenne Trideco avec un plan de masse radial aérien ou enterré ont quant à elles montré les limites actuelles du code TLM qui reste handicapé par une modélisation imprécise des nœuds de connexion entre plusieurs fils et de leur interaction avec les milieux inhomogènes. / Submarine communications are the main usage of the very low frequency (VLF). This frequency band allows to radiate up to a few tens meter of depth and to a very long distance. Antennas for such telecommunications are necessarily small in regard to the wavelength. However, these structures are composed of hundred meters of thin metallic cables and their locations are often chosen for their dielectric characteristics or the structural advantage provided by the relief. To evaluate such antennas, we propose to use a home-made software, based on the TLM method. Such technique can be efficient for studying wide band electromagnetic problems in complex dielectric environment. Then we have improved the TLM Thin Wire model and we have evaluated its performances in realistic environment. In this document, we present our work and its validation by comparing our results to those obtained with the commercial software FEKO, based on the MoM, considered as the most suitable technique for this kind of problem. A solution assuring a good accuracy of the model for an arbitrary orientation of the Thine Wire in the 3D cartesian grid was proposed. We have also specified the limitations of the bent wire and the wires junction. In addition, we have studied the interaction between the wire and inhomogeneous media. This is an ambitious problem for which we brought some elements of answer but which remains a challenge. Finally, we have tested our software on some realistic antenna systems. The simulations of a valley span T antennas system allow to understand the functioning of such radiating structure and to show the interest of our method. The computation times are significantly lower with the TLM method than with FEKO to deal with antennas above such complex ground. However, the simulations of a Trideco antenna with aerial or buried radial ground plane showed the actual limitations of the TLM software which remains handicapped by an insufficient accuracy of the wires junction model and the inhomogeneous media interactions.

Cette thèse porte sur la modélisation des systèmes-sur-puce au niveau transactionnel, une approche connue sous le nom de prototypage virtuel. Les prototypes virtuels sont d'un grand intérêt industriel parce qu'ils permettent de démarrer certaines activités (telles que le développement du logiciel embarqué) plus tôt dans le flot de conception. Du fait que cette approche est relativement nouvelle, un grand nombre de problèmes de modélisation sont encore ouverts. En particulier, il est essentiel de comprendre à quel point un modèle donné est proche du système hypothétique qu'il est sensé représenter. C'est un problème difficile car nous n'avons pas les moyens de réaliser une comparaison objective, vu que le système modélisé n'est pas disponible physiquement au moment de la modélisation. Nous avons besoin d'une méthodologie pour traiter ces difficultés, qui s'étendent au-delà de simples exigences objectives et de l'analyse de besoin fonctionnel. Dans ce contexte, l'industrie cherche des directives de modélisation claires, fondées sur l'expérience et l'identification des pratiques actuelles et des problèmes récurrents. Dans cette thèse, nous présentons une étude compréhensive d'un large éventail de considérations techniques impliquées dans le flot de conception du logiciel et du matériel qui constituent un système-sur-puce typique. Nous utilisons ces connaissances pour identifier une source particulière de divergence entre le modèle et le système modélisé. Nous montrons que cette divergence masque certains bogues du logiciel sur le prototype virtuel. Nous mettons en évidence la pratique de modélisation à l'origine de cette situation. Deuxièmement, nous essayons d'identifier des problèmes liés à l'utilisation du langage de modélisation dans les pratiques actuelles. Nous prétendons que, d'une part, ces problèmes sont dûs à la confusion entre les concepts de la modélisation transactionnelle et leur implémentation dans le langage standard de l'industrie ; et d'autre part que ce n'est qu'en menant des comparaisons avec un autre langage que l'on pourrait quantifier leur étendue. Pour ce faire, nous proposons un cadre d'application spécialement conçu pour guider l'étude des concepts fondamentaux de la modélisation transactionnelle. Entre autres, nous introduisons une nouvelle méthode pour la modélisation du temps dans les simulateurs à événements discrets. Cette méthode dévoile la différence entre une action instantanée et une tâche avec durée. Ensuite, elle l'exploite de plusieurs manières : pour enrichir les outils de visualisation de traces ; pour dériver une définition claire de chevauchement de tâches ; pour accélérer la simulation à moindre effort, en parallélisant l'exécution d'actions se déroulant à des temps simulés différents ; et pour révéler des bogues subtiles en tenant compte du fait que les actions à des temps simulés différents ne sont pas forcément synchronisées. / This thesis deals with modeling of Systems-on-a-Chip (SoC) at the Transactional Level (TLM), an approach also known as virtual prototyping. Virtual prototypes are of special industrial interest because they allow some activities (such as embedded software development) to start earlier in the design flow. Because this approach is relatively new, several modeling issues are still open. In particular, there is an increasing need for understanding how close a given model is to the hypothetical system it is intended to represent. This is a difficult problem specially because we lack a way to perform an objective comparison, since the modeling activity is prior to the physical existence of the modeled system. A methodology is required to address these concerns, going beyond classical objective and functional quality requirements. In this context, the industry searches for clear modeling guidelines based on experience and the identification of the current modeling practices and known recurring problems. In this thesis, we present a comprehensive study of a range of technical considerations involved in the design flow of the hardware and software that constitutes a typical SoC. We use this knowledge to identify one particular source of divergence between the model and the modeled system. We show that this divergence causes some software bugs to become hidden in the virtual prototype and we correlate this situation to the corresponding modeling practice. Secondly, we attempt to identify language-dependency issues in the modeling practices. We claim that it is only by confronting with an alternative language that we could measure the extent to which common modeling issues were caused by mixing up conceptual transaction-level modeling with its implementation in the current industry standard language. Therefore, we propose a complete experimentation framework specifically designed to help in the study of fundamental concepts beneath TLM. Amongst other features, this framework introduces a novel approach to modeling time in discrete-event simulators that distinguishes between instantaneous actions and tasks that take time. We show that this notion can be exploited to enrich trace visualization tools; to derive a clear definition of overlapping tasks; to effortlessly achieve an important simulation speedup by enabling parallel execution of actions occurring at different simulation times; and to expose subtle bugs by removing the constraint that actions at different simulation times are necessarily synchronized.

Avec l'essor des nouvelles technologies d'intégration sur silicium submicroniques, la consommation de puissance dans les systèmes sur puce multiprocesseur (MPSoC) est devenue un facteur primordial au niveau du flot de conception. La prise en considération de ce facteur clé dés les premières phases de conception, joue un rôle primordial puisqu'elle permet d'augmenter la fiabilité des composants et de réduire le temps d'arrivée sur le marché du produit final. Dans cette thèse, nous proposons une méthodologie efficace pour l'estimation de la consommation de puissance des plateformes MPSoC. Cette méthodologie repose sur une combinaison d'une analyse fonctionnelle de la puissance (FLPA) pour l'obtention des modèles de consommation et d'une technique de simulation au niveau transactionnel (TLM) pour calculer la puissance de l'ensemble du système. Fondamentalement, FLPA est proposée pour modéliser le comportement des processeurs en terme de consommation afin d'obtenir des modèles paramétrés de haut niveau. Dans ce travail, FLPA est étendue pour mettre en place des modèles de puissance génériques pour les différentes parties du système (mémoire, logique reconfigurable, etc.). En outre, un environnement de simulation a été développé au niveau transactionnel afin d'évaluer avec précision les activités utilisées dans les modèles de consommation. La combinaison de ces deux parties conduit à une estimation de la puissance hybride qui donne un meilleur compromis entre la précision et la vitesse. La méthodologie proposée a plusieurs avantages: elle estime la consommation du système embarqué dans tous ses éléments et conduit à des estimations précises sans matériel coûteux et complexe. La méthodologie proposée est évolutive pour explorer des architectures complexes embarquées. Notre outil d'estimation de puissance au niveau du système PETS (Power Estimation Tool at System-level) est développé sur la base de la méthodologie proposée. L'efficacité de notre outil PETS en termes de précision et rapidité est validée par des architectures embarquées monoprocesseur et multiprocesseur conçues autour des plateformes OMAP (3530 et 5912) et FPGA Pro Xilinx Virtex II.

Au-delà de la formidable évolution en termes de complexité du circuit électronique en soi, son adoption et sa diffusion ont connu, au fil des dernières années, une explosion dans un très grand nombre de domaines distincts. Un système sur puce peut incorporer une combinaison de composants aux fonctionnalités très différentes. S'assurer du bon fonctionnement de chaque composant, et du système complet, est une tâche primordiale et épineuse. Dans ce contexte, l'Assertion-Based Verification (ABV) a considérablement gagné en popularité ces dernières années : il s'agit d'une démarche de vérification où des propriétés logico-temporelles, exprimées dans des langages tels que PSL ou SVA, spécifient le comportement attendu du design. Alors que la plupart des solutions d'ABV existantes se limitent au niveau transfert de registres (RTL), la contribution décrite dans cette thèse s'efforce de résoudre un certain nombre de limitations et vise ainsi une solution mature pour le niveau transactionnel (TLM) de SystemC. Une technique efficace de construction de moniteurs de surveillance à partir de propriétés PSL est proposée : cette technique, inspirée d'une approche originale existante pour le niveau RTL, est ici adaptée à SystemC TLM. Une méthode spécifique de surveillance des actions de communication à haut niveau d'abstraction est également détaillée. Les possibilités offertes par la technique présentée sont significativement étendues en proposant, pour les propriétés écrites en langage PSL, à la fois un support formel et une mise en oeuvre pratique pour des variables auxiliaires globales et locales, qui constituent un élément essentiel lors des spécifications à haut niveau d'abstraction. Tous ces concepts sont également implémentés dans un outil prototype. Afin d'illustrer l'intérêt de la solution proposée, diverses expérimentations sont effectuées avec des designs aux dimensions et complexités différentes. Les résultats obtenus permettent de souligner le fait que la méthode de vérification dynamique suggérée reste applicable pour des designs de taille réaliste.

<p>HLSC (Haldex Limited Slip Coupling) är en koppling för fyrhjulsdrift i personbilar, och för-finas ständigt för att ge en bättre funktion och körupplevelse. Kopplingen använder ett hyd-raultryck för att skapa momentöverföring mellan fram- och bakaxel, och därför är en förståel-se för vad som påverkar detta tryck viktigt för utvecklingen. Skapandet av en simuleringsmo-dell av hela hydrauliken i kopplingen är ett sätt att förbättra denna förståelse. </p><p>I detta arbete har HOPSAN använts för att simulera hydrauliken i HLSC och även den meka-nik som påverkar hydrauliken. Fokus i arbetet har lagts på noggrannhet, numerisk stabilitet och prestanda. En manual för användning av modellen har skapats i HTML-format. </p><p>Simuleringarna har resulterat i en bra förståelse för vad som påverkar trycket i kopplingen, och utseendet på tryckkurvorna kan främst härröras till öppning av backventiler, töjning av kopplingshuset och rörelser hos kolvringarna. Reglerventilen är i och med sin stora öppnings-areagradient känslig för störningar, och strömningskrafter får stor inverkan på ventilläget. Al-ternativa kamprofiler för varvtalsskillnadspumpen har provats i simulering, och dessa har vi-sat sig ge mindre men snabbare tryckvariationer. Tröghet i ackumulatorn kan öka tryckvaria-tionerna vid höga varvtalsskillnader.</p>

HLSC (Haldex Limited Slip Coupling) är en koppling för fyrhjulsdrift i personbilar, och för-finas ständigt för att ge en bättre funktion och körupplevelse. Kopplingen använder ett hyd-raultryck för att skapa momentöverföring mellan fram- och bakaxel, och därför är en förståel-se för vad som påverkar detta tryck viktigt för utvecklingen. Skapandet av en simuleringsmo-dell av hela hydrauliken i kopplingen är ett sätt att förbättra denna förståelse. I detta arbete har HOPSAN använts för att simulera hydrauliken i HLSC och även den meka-nik som påverkar hydrauliken. Fokus i arbetet har lagts på noggrannhet, numerisk stabilitet och prestanda. En manual för användning av modellen har skapats i HTML-format. Simuleringarna har resulterat i en bra förståelse för vad som påverkar trycket i kopplingen, och utseendet på tryckkurvorna kan främst härröras till öppning av backventiler, töjning av kopplingshuset och rörelser hos kolvringarna. Reglerventilen är i och med sin stora öppnings-areagradient känslig för störningar, och strömningskrafter får stor inverkan på ventilläget. Al-ternativa kamprofiler för varvtalsskillnadspumpen har provats i simulering, och dessa har vi-sat sig ge mindre men snabbare tryckvariationer. Tröghet i ackumulatorn kan öka tryckvaria-tionerna vid höga varvtalsskillnader.