Les matériaux III-N sont présents dans la vie quotidienne pour des applications optoélectroniques (diodes électroluminescentes, lasers). Les propriétés remarquables du GaN (grand gap, grand champ de claquage, champ de polarisation élevé, vitesse de saturation des électrons importante…) en font un candidat de choix pour des applications en électronique de puissance à basse fréquence, mais aussi à haute fréquence, par exemple en gamme d'ondes millimétriques. L’enjeu de ce travail de thèse consiste à augmenter la fréquence de travail des transistors tout en maintenant une puissance élevée. Pour cela, des hétérostructures HEMTs (High Electron Mobility Transistors) sont développées et les épaisseurs de cap et de barrière doivent être réduites, bien que ceci soit au détriment de la puissance délivrée. Une étude sera donc menée sur l’influence des épaisseurs de cap et de barrière ainsi que le type de barrière (AlGaN, AlN et InAlN) de manière à isoler les hétérostructures offrant le meilleur compromis en termes de fréquence et de puissance. De plus, les moyens mis en œuvre pour augmenter la fréquence de travail entrainent une dégradation du confinement des électrons du canal. De manière à limiter cet effet, une back-barrière est insérée sous le canal. Ceci fera l’objet d’une deuxième étude. Enfin, une étude de la passivation de surface des transistors sera menée. La combinaison des ces trois études permettra d’identifier la structure optimale pour délivrer le plus de puissance à haute fréquence (ici à 40 GHz). / Nitride based materials are present in everyday life for optoelectronic applications (light emitting diodes, lasers). GaN remarkable properties (like large energy band gap, high breakdown electric field, high polarization field, high electronic saturation velocity…) make it a promising candidate for low frequency power electronic applications, but also for high frequency like microwaves range for example. The aim of this work is to increase the transistors working frequency by keeping a high power. To do this, high electron mobility transistor heterostructures are developed, and cap and barrier thicknesses have to be reduced, although it is detrimental for a high power. A first study deals with the influence of cap and barrier thicknesses as well as the type of barrier (AlGaN, AlN and InAlN), in order to isolate heterostructures offering the best compromise in terms of power and frequency. Moreover, the means implemented to increase the working frequency lead to electron channel confinement degradation. In order limit this effect, a back-barrier is added underneath the channel. It will be the subject of the second study. Finally, a transistor surface passivation study will be led. The combination of those three parts will allow identifying the optimum structure to deliver the highest power at high frequency (here at 40 GHz).

The master’s thesis focuses on model designing of active components for PSpice simulator. Creation of models are based on text description, which is avaible in Cadence Spectre libraries. The aim of this thesis is approximate conversion of CMOS and bipolar tranzistors based on I3T 0.35 m technology. Simulation’s results and their comparation are discussed below.

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<p> Compact mathematical models used to simulate the static V-I characteristics of bipolar junction transistors are investigated. An abbreviated Gummel-Poon model and various modified Ebers-Moll models employed in computer network analysis programs are compared on the basis of their ability to simulate the common-emitter static characteristics of a silicon double-diffused transistor, the ease of the model parameter evaluation, the compromise between simplicity of model and accuracy of simulation and the ability to represent physical processes of transistor.</p> / Thesis / Master of Engineering (MEngr)

<p dir="ltr">As silicon (Si) technology advances to 3 nm node and beyond, vertically stacking in 3D is considered as the primary choice to increase the density of transistors per unit area for better chip performance. Therefore, looking for new materials capable of replacing Si in back-end-of-line (BEOL) compatible monolithic 3D (M3D) integration has become one of the most important topics in the current field of electronic devices. Recent developed atomic layer deposition (ALD) deposited indium oxide (In₂O₃) field-effect transistors (FETs) have realized excellent electrical performance including field effect mobility over 100 cm²/V·s, on/off ratio up to 10¹⁷ and on-state current (I_ON) over 2.5 mA/μm in nanometer thin In₂O₃ FETs, providing promising prospect for next generation electronics. In this thesis, four main In₂O₃ related topics are discussed to examine the practicality of ALD In₂O₃ as channel material in BEOL compatible applications. First, the bias stability of planar In₂O₃ transistors and the effect of tin doping are studied. Second, gate-all-around (GAA) In₂O₃ FETs are implemented to improve I_ON up to record high 20 mA/μm, and its reliability is systematically measured and analyzed. Third, multilayer In₂O₃ FETs are constructed to investigate the possibility of vertical stacking. Last, vertical full oxide transistors with In₂O₃ gate are demonstrated to prove the feasibility of potential 3D integration.</p>

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CMOS Technology has advanced for decades under the rule of Moore's law. But all good things must come to an end. Researchers estimate that CMOS will reach a lower limit on feature size within the next 10 to 15 years. In order to assure further progress in the field, new computing architectures must be investigated. These nanoscale architectures are many and varied. It remains to be seen if any will become a legitimate successor to CMOS. Single electron tunneling is a process by which electrons can be trans- ported (tunnel) across a thin insulating surface. A conducting island sepa rated by a pair of quantum tunnel junctions creates a Single Electron Transistor (SET). SETs exhibit higher functionality than traditional MOSFETs, and function best at very small feature sizes, in the neighborhood of 1nm. Many circuits must be developed before SETs can be considered a viable contender to CMOS technology. One important circuit is the Digital to Analog Converter (DAC). DACs are present on many microprocessors and microcontrollers in use today and are necessary in many situations. While other SET circuits have been proposed, including ADCs, no DAC design exists in open literature. We propose three possible SET DAC designs and characterize them with an HSPICE SET simulation model. The first design is a charge scaling architecture similar to what is frequently used in CMOS. The second two designs are based on a current steering architecture, but are unique in their implementation with SETs. / Master of Science

Les dernières années montrent des nombreuses applications de la spectroscopie Teraheretz (THz) dans le domaine de sécurité postale, contrôle de la qualité, médecine et biologie. Après les premières expériences de l'imagerie avec un seul élément / détecteur, l'étape suivante est l'utilisation de matrices de détecteurs. Par conséquent, la nécessité de détecteurs THz sensibles, très rapides, opérant à température ambiante et intégrable facilement en matrice est devenue crucial. Les transistors à effet de champ semblaient être les candidats les plus appropriés pour la construction du première matrice pour l'imagerie THz. Ce travail présente les études des transistors à effet de champ à base de GaAs et GaN en vue de leur application comme imageurs THz. Dans la première partie, nous présentons les études de FET à base de GaAs sur une plage de fréquence très large (0,25 _2.54 THz). Nous étudions également les moyens d'accroître leur sensibilité et d'optimiser leurs puissance équivalente de bruit. Dans la deuxième partie nous étudions les transistors à base de GaN. Ce matériau , avec un grand bande interdite, pourrait être un candidat potentiel comme imageur THz travaillant à des températures élevées et / ou dans des environnements difficiles. Leur sensibilité a été étudiée en fonction de différents paramètres physiques, tels que la tension de grille, la longueur de grille, le courant de fuite de grille, la température et la direction de polarisation du rayonnement THz incidente. Nous avons étudié également l'influence de l'application de courant de drain. Les comportements observés ont été interprété / compris en utilisant des simulations numériques basées sur les modèles théoriques existants. Enfin, nous avons étudié des transistors à base de GaAs avec une structure de couplage spécifique réseaux de grille périodiques. La présence de la structure périodique permet d'améliorer le couplage entre l'onde THz incidente et le transistor. Une estimation théorique de la longueur caractéristique de détection, combinée à des calculs de l'intensité des champs THz locaux ont été utilisés pour interpréter nos résultats expérimentaux. Un bon accord avec le modèle théorique a été obtenue montrant que la détection a lieu principalement dans les zones appauvri du canal. / Last years clearly show many emerging applications of Teraheretz spectroscopy in postal and airport security, quality control, medicine and biology. After first demonstrations of imaging with a single element/detector the evident next step is use of detector matrixes. Therefore , the need for sensitive, rapid, room temperature operating, and easily integrable THz detectors became critical. Field effect transistors appeared to be the most suitable candidates for building the first matrixes focal plane arrays. This work presents the studies of different GaAs and GaN based field effect transistors in view of they application in Terahertz imagers. In the first part we present the studies of GaAs based FETs over a very wide frequency range (0.25 _2.54 THz). We study also the ways to increase their sensitivity and optimize their Noise Equivalent Power. In the second part we study the transistors based on GaN technology. This wide gap material can be a potential candidate for Terahertz imagers working at elevated temperatures or/and harsh environments. Their sensitivity has been studied as a function of various physical parameters, such as the gate voltage, gate length, the gate leakage current, temperature and direction of polarization of the incident THz radiation. We studied also the influence of a drain current. The observed behaviour was interpreted/understood using numerical simulations based on existing theoretical models. Finally, we studied GaAs based transistors with a specific coupling structure - periodic double-granting gate. The presence of periodic structure allows to improve the coupling between incident THz wave and a transistor. A theoretical estimate of the characteristic length of detection, combined with calculations of the intensity of THz local fields were used to interpret our experimental results. Good agreement with theoretical model was obtained showing that the detection takes place mainly in depleted portions of the channel.

Selon l’ITRS, le transistor à nanotube de carbone est une des alternatives prometteuses au transistor MOS Silicium notamment en termes de taille de composant et d’architectures de circuits innovantes. Cependant, à l’heure actuelle, la maturité des procédés de fabrication de ces technologies ne permet pas de contrôler finement les caractéristiques électriques. C’est pourquoi, nous proposons un modèle compact basé sur les principes physiques qui gouvernent le fonctionnement du transistor à nanotube. Cette modélisation permet de lier les activités technologiques à celles de conception de circuit dans le contexte de prototypage virtuel. Pour peu qu’elle inclut des paramètres reflétant la variation des procédés, il est alors possible d’estimer les performances potentielles des circuits intégrés. Le transistor à nanotube de carbone à modulation de hauteur de barrière (C-CNFET), i.e. « MOS-like », est modélisé analytiquement en supposant le transport balistique des porteurs dans le canal. Le formalisme de Landauer est utilisé pour décrire le courant modulé par le potentiel du canal calculé de façon auto-cohérente avec la charge associée selon le potentiel appliqué sur la grille. Le modèle du transistor à nanotube de carbone double grille, DG-CNFET est basé sur celui du C-CNFET. Ce transistor est de type N ou P selon la polarisation de la grille supplémentaire. Ce transistor est modélisé de manière similaire pour les 3 régions : la partie interne modulée par la grille centrale, et les accès source et drain modulés par la grille arrière. La charge, plus complexe à calculer que celle du C-CNFET, est résolue analytiquement en considérant différentes plages de polarisation et d’énergie. Le modèle du DG-CNFET a été mis en œuvre dans le cadre d’architectures de circuits électroniques innovants : une porte logique à 2 entrées comportant 7 transistors CNFET dont 3 DG-CNFET pouvant, selon la polarisation des 3 entrées de configuration, réaliser 8 fonctions logiques différentes. / According to ITRS, the carbon nanotube transistor is one promising alternative to the silicon MOS transistor particularly in terms of device dimensions and novel circuit architectures. However, today, the fabrication processes maturity of these technologies does not allow controlling accurately their electrical characteristics. That’s why we propose a compact model based on physical principles that govern the nanotube transistor operation. That modelling allows linking the technological activities to the circuit design ones in the virtual prototyping context. As it includes parameters that reflect the processes variation, it is possible to estimate the potential performances of integrated circuits. The barrier-height modulated carbon nanotube transistor (C-CNFET), i.e. MOS-like transistor, is analytically modelled assuming ballistic transport of carriers in the channel. The Landauer’s formalism is used to describe the current modulated by the channel potential which is self-consistently calculated with the associated charge according to the gate potential. The model of the double-gate carbon nanotube transistor, DG-CNFET, is based on the C-CNFET one. That transistor is N or P type depending on the additional gate polarisation. That transistor is modelled in a similar way for the 3 regions: the inner part modulated by the central gate, and the source and drain accesses modulated by the back gate. The charge, more complex to calculate than the C-CNFET one, is analytically solved considering different polarisation and energy ranges. Moreover, the DG-CNFET model has been used into novel electronic circuit architectures: a 2 inputs logic gate, composed of 7 CNFET transistors, 3 of which are DG-CNFET, able to realize 8 different logic functions, according to the polarisation of the 3 configuration inputs.