Du fait qu'il constitue un passage obligé du flux d'information, un serveur de données joue un rôle central dans l'architecture d'un système d'information (SI). Il doit en conséquence implanter des mécanismes de gestion de ressources efficaces et des politiques de gestion adaptées aux caractéristiques comportementales du SI.<br />Il n'est malheureusement pas possible d'offrir un serveur de données universel capable de répondre aux exigences de tous les SI. Ceux-ci diffèrent en effet significativement par le type des informations qu'ils traitent, la nature des traitements effectués, les propriétés de traitement qu'ils garantissent, les caractéristiques du matériel sous-jacent, etc. De ce fait, chaque système d'information intègre son ou ses propres serveurs de données implantant des politiques de gestion figées.<br />Les inconvénients d'une telle approche sont loin d'être négligeables. Tout d'abord, la ré-implantation de mécanismes élémentaires de gestion de ressources augmente le coût de conception. Ensuite, la rigidité comportementale réduit considérablement la réactivité à l'évolution tant en qualité qu'en quantité des informations, traitements et ressources matérielles. Enfin, l'opacité des tels systèmes rend difficile leur coexistence sur une même plate-forme.<br />Cette thèse montre qu'il n'existe pas de politique de gestion de la mémoire idéale. Plutôt que d'essayer d'offrir un serveur idéal, elle tente de définir une infrastructure permettant de concevoir des serveurs de données adaptés et évolutifs. Elle adresse plus particulièrement le problème de la gestion de la mémoire physique et se place dans le contexte des grappes de machines. Elle propose le support mémoire adaptable ADAMS basé sur un modèle de gestion hiérarchique et un modèle de communication par événements. Ce support facilite l'intégration de différents types de politiques tout en séparant bien leurs rôles respectifs sans faire d'hypothèse sur leur inter-dépendances.<br />Une intégration d'ADAMS à la mémoire virtuelle répartie permanente et adaptable du système Arias est ensuite exposée. ADAMS étend les caractéristiques de ce système afin de prendre en compte les besoins particulier de gestion des serveurs de données tout en réduisant le grain d'adaptabilité. Nous illustrons à travers un exemple comment le support résultant permet d'implanter un serveur de données dont les politiques de gestion peuvent être adaptées dynamiquement.

Une solution de gestion de puissance d'un système sur puce peut être définie par une architecture de faible puissance composée de multiples domaines d'alimentation et de leur stratégie de gestion. Si ces deux éléments sont économes en énergie, une solution efficace en énergie peut être obtenue. Cette approche nécessite l'ajout d'éléments structurels de puissance et de leurs comportements. Une stratégie de gestion doit respecter les dépendances structurelles et fonctionnelles dues au placement physique des domaines d'alimentation. Cette relation forte entre l'architecture et sa stratégie de gestion doit être analysée tôt dans le flot de conception pour trouver la solution de gestion de puissance la plus efficace. De récentes normes de conception basse consommation définissent des sémantiques pour la spécification, simulation et vérification d'architecture de faible puissance au niveau transfert de registres (RTL). Mais elles manquent une sémantique d'interface de gestion des domaines d'alimentation réutilisable ce qui alourdit l'exploration. Leurs sémantiques RTL ne sont pas aussi utilisables au niveau transactionnel pour une exploration plus rapide et facile. Pour combler ces lacunes, cette thèse étend ces normes et fournit une étude complète des possibilités d'optimisation de puissance basées sur la composition et la gestion des domaines d'alimentation pour des modèles fonctionnels transactionnels utilisant un environnement commun USLPAF. USLPAF comprend une méthodologie alliant conception et vérification des modèles transactionnels de faible consommation, ainsi qu'une bibliothèque de techniques de modélisation et fonctions prédéfinies pour appliquer cette méthodologie.

Plusieurs études ont confirmé que certains traits de personnalité des enfants et certaines attitudes et pratiques éducatives de leurs parents constituaient des prédicteurs des comportements perturbateurs à l’adolescence. Toutefois, la majorité des recherches ont adopté un modèle postulant des relations directes et indépendantes entre ces facteurs de risque et des comportements perturbateurs. Le modèle transactionnel est plus réaliste parce qu’il postule des relations bidirectionnelles à travers le temps entre ces deux facteurs de risque. Cette étude visait à vérifier l’existence de relations bidirectionnelles entre les traits de personnalité des enfants et les attitudes parentales de leur mère mesurés à deux reprises durant l’enfance (à 6 et 7 ans), pour ensuite vérifier si les comportements perturbateurs des enfants mesurés à l’adolescence (15 ans) pouvaient être prédits par les traits de personnalité et les attitudes parentales. Les données utilisées proviennent d’une étude longitudinale prospective de 1000 garçons et 1000 filles évalués à plusieurs reprises de la maternelle à l’adolescence. Six traits de personnalité des enfants et deux attitudes parentales ont été évalués par les mères à 6 et 7 ans, alors que les diagnostics de troubles perturbateurs (trouble des conduites, trouble oppositionnel avec provocation, trouble de déficit de l’attention/hyperactivité) ont été évalués par les adolescents et les mères à 15 ans. Afin de tester les hypothèses de recherche, des analyses de cheminement (« path analysis ») multi-groupes basées sur la modélisation par équations structurales ont été utilisées. Les résultats ont confirmé la présence de relations bidirectionnelles entre les traits de personnalité de l’enfant et les attitudes parentales durant l’enfance. Toutefois, peu de relations étaient significatives et celles qui l’étaient étaient de faible magnitude. Les modèles multi-groupes ont par ailleurs confirmé la présence de relations bidirectionnelles différentes selon le sexe. En ce qui concerne la prédiction des comportements perturbateurs, de façon générale, surtout les traits de personnalité et les attitudes parentales à 6 ans (plutôt qu’à 7 ans) ont permis de les prédire. Néanmoins, peu de relations prédictives se sont avérées significatives. En somme, cette étude est une des rares à avoir démontré la présence de relations bidirectionnelles entre la personnalité de l’enfant et les attitudes parentales avec des données longitudinales. Ces résultats pourraient avoir des implications théoriques pour les modèles explicatifs des comportements perturbateurs, de même que des implications pratiques pour le dépistage des enfants à risque. / Several studies confirmed that some children’s personality traits and parental attitudes constitute risk factors of later disruptive behaviors during adolescence. However, most research has adopted a model postulating direct and independent relations between these risk factors and disruptive behaviors. The transactional model is more realistic because it postulates bidirectional relations over time between these two risk factors. Even though the transactional model is popular amongst researchers, there is in fact very little research formally demonstrating the existence of bidirectional relations with longitudinal data during childhood. This study aimed at verifying the existence of bidirectional relations between children’s personality traits and their mothers’ parental attitudes measured on two occasions during childhood (ages 6 and 7), and later verifying if individuals’ disruptive behaviors during adolescence (age 15) could be predicted by children’s personality traits and parental attitudes. The data came from a prospective longitudinal study of 1000 boys and 1000 girls assessed on various occasions from kindergarten through adolescence. Six children’s personality traits and two parental attitudes were assessed by mothers at ages 6 and 7, while the disruptive behavior diagnostics (conduct disorder, oppositional defiant disorder, attention deficit hyperactivity disorder) were assessed by adolescents ant their mothers at age 15. In order to test the research hypotheses, multiple-group path analyses based on structural equations modeling were used. The results confirmed the presence of bidirectional relations between children’s personality traits and parental attitudes during childhood. Nevertheless, there were few significant relations and most of them were of small size. Multiple-group models also confirmed the presence of gender-specific bidirectional relations. With regards to the prediction of disruptive behaviors, especially children’s personality traits and parental attitudes at age 6 (rather than age 7) were predictive. Nonetheless, few predictive relations turned out to be significant. Overall, this study is one of the rare to demonstrate the presence of bidirectional relations between children’s personality and parental attitudes with longitudinal data. These results could have theoretical implications for explanatory models of disruptive behaviors, as well as practical implications for early screening of children at risk.

Thèse diffusée initialement dans le cadre d'un projet pilote des Presses de l'Université de Montréal/Centre d'édition numérique UdeM (1997-2008) avec l'autorisation de l'auteur.

En réponse à la demande croissante de performance par une grande variété d’applications (exemples : modélisation financière, simulation sub-atomique, bio-informatique, etc.), les systèmes informatiques se complexifient et augmentent en taille (nombre de composants de calcul, mémoire et capacité de stockage). L’accroissement de la complexité de ces systèmes se traduit par une évolution de leur architecture vers une hétérogénéité des technologies de calcul et des modèles de programmation. La gestion harmonieuse de cette hétérogénéité, l’optimisation des ressources et la minimisation de la consommation constituent des défis techniques majeurs dans la conception des futurs systèmes informatiques.Cette thèse s’adresse à un domaine de cette complexité en se focalisant sur les sous-systèmes à mémoire partagée où l’ensemble des processeurs partagent un espace d’adressage commun. Les travaux porteront essentiellement sur l’implémentation d’un protocole de cohérence de cache et de consistance mémoire, sur une architecture extensible et sur la méthodologie de validation de cette implémentation.Dans notre approche, nous avons retenu les processeurs 64-bits d’ARM et des co-processeurs génériques (GPU, DSP, etc.) comme composants de calcul, les protocoles de mémoire partagée AMBA/ACE et AMBA/ACE-Lite ainsi que l’architecture associée « CoreLink CCN » comme solution de départ. La généralisation et la paramètrisation de cette architecture ainsi que sa validation dans l’environnement de simulation Gem5 constituent l’épine dorsale de cette thèse.Les résultats obtenus à la fin de la thèse, tendent à démontrer l’atteinte des objectifs fixés / In response to the growing demand for performance by a wide variety of applications (eg, financial modeling, sub-atomic simulation, bioinformatics, etc.), computer systems become more complex and increase in size (number of computing components, memory and storage capacity). The increased complexity of these systems results in a change in their architecture towards a heterogeneous computing technologies and programming models. The harmonious management of this heterogeneity, resource optimization and minimization of consumption are major technical challenges in the design of future computer systems.This thesis addresses a field of this complexity by focusing on shared memory subsystems where all processors share a common address space. Work will focus on the implementation of a cache coherence and memory consistency on an extensible architecture and methodology for validation of this implementation.In our approach, we selected processors 64-bit ARM and generic co-processor (GPU, DSP, etc.) as components of computing, shared memory protocols AMBA / ACE and AMBA / ACE-Lite and associated architecture "CoreLink CCN" as a starting solution. Generalization and parameterization of this architecture and its validation in the simulation environment GEM5 are the backbone of this thesis.The results at the end of the thesis, tend to demonstrate the achievement of objectives

Dans une première partie, nous étudions la cohérence dans les systèmes transactionnels, en nous concentrant sur le problème de réconcilier la scalabilité avec des garanties transactionnelles fortes. Nous identifions quatre propriétés critiques pour la scalabilité. Nous montrons qu’aucun des critères de cohérence forte existants n’assurent l’ensemble de ces propriétés. Nous définissons un nouveau critère, appelé Non-Monotonic Snapshot Isolation ou NMSI, qui est le premier à être compatible avec les quatre propriétés à la fois. Nous présentons aussi une mise en œuvre de NMSI, appelée Jessy, que nous comparons expérimentalement à plusieurs critères connus. Une autre contribution est un canevas permettant de comparer de façon non biaisée différents protocoles. Elle se base sur la constatation qu’une large classe de protocoles transactionnels distribués est basée sur une même structure, Deferred Update Replication(DUR). Les protocoles de cette classe ne diffèrent que par les comportements spécifiques d’un petit nombre de fonctions génériques. Nous présentons donc un canevas générique pour les protocoles DUR.La seconde partie de la thèse a pour sujet la cohérence dans les systèmes de stockage non transactionnels. C’est ainsi que nous décrivons Tuba, un stockage clef-valeur qui choisit dynamiquement ses répliques selon un objectif de niveau de cohérence fixé par l’application. Ce système reconfigure automatiquement son ensemble de répliques, tout en respectant les objectifs de cohérence fixés par l’application, afin de s’adapter aux changements dans la localisation des clients ou dans le débit des requête. / In the first part, we study consistency in a transactional systems, and focus on reconciling scalability with strong transactional guarantees. We identify four scalability properties, and show that none of the strong consistency criteria ensure all four. We define a new scalable consistency criterion called Non-Monotonic Snapshot Isolation (NMSI), while is the first that is compatible with all four properties. We also present a practical implementation of NMSI, called Jessy, which we compare experimentally against a number of well-known criteria. We also introduce a framework for performing fair comparison among different transactional protocols. Our insight is that a large family of distributed transactional protocols have a common structure, called Deferred Update Replication (DUR). Protocols of the DUR family differ only in behaviors of few generic functions. We present a generic DUR framework, called G-DUR. We implement and compare several transactional protocols using the G-DUR framework.In the second part, we focus on ensuring consistency in non-transactional data stores. We introduce Tuba, a replicated key-value store that dynamically selects replicas in order to maximize the utility delivered to read operations according to a desired consistency defined by the application. In addition, unlike current systems, it automatically reconfigures its set of replicas while respecting application-defined constraints so that it adapts to changes in clients’ locations or request rates. Compared with a system that is statically configured, our evaluation shows that Tuba increases the reads that return strongly consistent data by 63%.

Une solution de gestion de puissance d’un système sur puce peut être définie par une architecture de faible puissance composée de multiples domaines d'alimentation et de leur stratégie de gestion. Si ces deux éléments sont économes en énergie, une solution efficace en énergie peut être obtenue. Cette approche nécessite l’ajout d’éléments structurels de puissance et de leurs comportements. Une stratégie de gestion doit respecter les dépendances structurelles et fonctionnelles dues au placement physique des domaines d'alimentation. Cette relation forte entre l'architecture et sa stratégie de gestion doit être analysée tôt dans le flot de conception pour trouver la solution de gestion de puissance la plus efficace. De récentes normes de conception basse consommation définissent des sémantiques pour la spécification, simulation et vérification d’architecture de faible puissance au niveau transfert de registres (RTL). Mais elles manquent une sémantique d’interface de gestion des domaines d'alimentation réutilisable ce qui alourdit l’exploration. Leurs sémantiques RTL ne sont pas aussi utilisables au niveau transactionnel pour une exploration plus rapide et facile. Pour combler ces lacunes, cette thèse étend ces normes et fournit une étude complète des possibilités d'optimisation de puissance basées sur la composition et la gestion des domaines d'alimentation pour des modèles fonctionnels transactionnels utilisant un environnement commun USLPAF. USLPAF comprend une méthodologie alliant conception et vérification des modèles transactionnels de faible consommation, ainsi qu’une bibliothèque de techniques de modélisation et fonctions prédéfinies pour appliquer cette méthodologie. / A SoC power management solution can be defined by a low-power architecture composed of multiple power domains and a power management strategy for power domains states control. If these two elements are energy-efficient, an energy-efficient solution can be obtained. This approach requires inferring power structural elements and their related behavior in the chip internal logic. A strategy adjusting the power domains states must respect structural and functional dependencies due to the physical power domains composition. This strong relationship between power architecture and its management strategy must be explored at early design stages to find the most energy-efficient solution. Low-power design standards have recently enabled low-power architecture exploration starting from the Register Transfer Level (RTL) by defining semantics to specify power architecture, simulate and check its behavior along with the initial functional one. But, these standards miss semantics for reusable power domain control interface making power management strategies exploration tedious. The RTL-based semantics defined by these standards constrain also their use at Transaction-Level of Modeling (TLM) for fast and easy exploration. This dissertation proposes extensions to low-power standards to fill these gaps. It provides a complete study of power optimization opportunities based on composition and management of power domains in Transaction-Level (TL) functional models within a common USLPAF framework. USLPAF includes a methodology that combines design and verification of TL low-power models. To apply this methodology, USLPAF incorporates a library of modeling techniques and built-in features.

Les systemes monopuce deviennent de plus en plus complexes, integrant composants a la fois logiciels et materiels dans le but de procurer une capacite de calcul croissante aux applications embarquees. L'interconnexion des composants devient un element crucial de la conception ; il fournit aux concepteursdes fonctionalites avancees telles qu'operations atomiques, transactions paralleles et primitives de communication permettant des systemes securises. Le concept de reseau sur puce s'impose comme element de communicationpour les architectures d'interconnexion des systemes de la prochaine generation. Le role des reseaux sur puce consiste a remplacer les bus partages dont la mise a l'echelle comporte de serieux problemes de conception et represente un goulot d'etranglement pour le systeme global. La modelisation d'un reseau sur puce est une tache extremement complexe ; ces modeles doivent etre a la fois rapides en terme d'execution, precis et il doivent exporter des interfaces standard an d'en ameliorer la reutilisation. Les principales contributions de cet ouvrage sont representees par : (1) le developpement d'un simulateur de reseaux sur puce complet, precis au cycle pres, base sur OCCN, un logiciel de simulation libre disponible sur sourceforge a l'adresse http://occn.sourceforge.net , (2) l'integration de plusieurs environnements de simulation heterogenes en plate-formes tres complexes utilisees pour etudier des systemes monopuce reels produits par STMicroelectronics et (3) une connaissance complete des concepts sous-jacents aux reseaux sur puce qui a apporte une contribution importante au developpement de STNoC., la nouvelle technologie d'interconnexion de STMicroelectronics developpee au sein du laboratoire Advanced System Technology (AST) de Grenoble. L'environnement de modelisation realise a ete utilise pour l'etude de deux systemes monopuce reels developpes par STMicroelectronics orientes vers la television numerique a tres haute denition (HDTV).

Avec l'essor des nouvelles technologies d'intégration sur silicium submicroniques, la consommation de puissance dans les systèmes sur puce multiprocesseur (MPSoC) est devenue un facteur primordial au niveau du flot de conception. La prise en considération de ce facteur clé dés les premières phases de conception, joue un rôle primordial puisqu'elle permet d'augmenter la fiabilité des composants et de réduire le temps d'arrivée sur le marché du produit final. Dans cette thèse, nous proposons une méthodologie efficace pour l'estimation de la consommation de puissance des plateformes MPSoC. Cette méthodologie repose sur une combinaison d'une analyse fonctionnelle de la puissance (FLPA) pour l'obtention des modèles de consommation et d'une technique de simulation au niveau transactionnel (TLM) pour calculer la puissance de l'ensemble du système. Fondamentalement, FLPA est proposée pour modéliser le comportement des processeurs en terme de consommation afin d'obtenir des modèles paramétrés de haut niveau. Dans ce travail, FLPA est étendue pour mettre en place des modèles de puissance génériques pour les différentes parties du système (mémoire, logique reconfigurable, etc.). En outre, un environnement de simulation a été développé au niveau transactionnel afin d'évaluer avec précision les activités utilisées dans les modèles de consommation. La combinaison de ces deux parties conduit à une estimation de la puissance hybride qui donne un meilleur compromis entre la précision et la vitesse. La méthodologie proposée a plusieurs avantages: elle estime la consommation du système embarqué dans tous ses éléments et conduit à des estimations précises sans matériel coûteux et complexe. La méthodologie proposée est évolutive pour explorer des architectures complexes embarquées. Notre outil d'estimation de puissance au niveau du système PETS (Power Estimation Tool at System-level) est développé sur la base de la méthodologie proposée. L'efficacité de notre outil PETS en termes de précision et rapidité est validée par des architectures embarquées monoprocesseur et multiprocesseur conçues autour des plateformes OMAP (3530 et 5912) et FPGA Pro Xilinx Virtex II.

Les travaux présentés dans cette thèse portent sur la modélisation, la spécification et la vérification des modèlesdes Systèmes sur Puce (SoCs) au niveau d’abstraction transactionnel et à un niveau d’abstraction plus élevé.Les SoCs sont hétérogènes: ils comprennent des composants matériels et des processeurs pour réaliser le logicielincorporé, qui est en lien direct avec du matériel. La modélisation transactionnelle (TLM) basée sur SystemCa été très fructueuse à fournir des modèles exécutables des SoCs à un haut niveau d’abstraction, aussi appelésprototypes virtuels (VPs). Ces modèles peuvent être utilisés plus tôt dans le cycle de développement des logiciels,et la validation des matériels réels. La vérification basée sur assertions (ABV) permet de vérifier les propriétés tôtdans le cycle de conception de façon à trouver les défauts et faire gagner du temps et de l’effort nécessaires pourla correction de ces défauts. Les modèles TL peuvent être sur-contraints, c’est-à-dire qu’ils ne presentent pastous les comportements du matériel. Ainsi, ceci ne permet pas la détection de tous les défauts de la conception.Nos contributions consistent en deux parties orthogonales et complémentaires: D’une part, nous identifions lessources des sur-contraintes dans les modèles TLM, qui apparaissent à cause de l’ordre d’interaction entre lescomposants. Nous proposons une notion d’ordre mou qui permet la suppression de ces sur-contraintes. D’autrepart, nous présentons un mécanisme généralisé de stubbing qui permet la simulation précoce avec des prototypesvirtuels SystemC/TLM.Nous offrons un jeu de patrons pour capturer les propriétés d’ordre mou et définissons une transformationdirecte de ces patrons en moniteurs SystemC. Notre mécanisme généralisé du stubbing permet la simulationprécoce avec les prototypes virtuels SystemC/TLM, dans lesquels certains composants ne sont pas entièrementdéterminés sur les valeurs des données échangées, l’ordre d’interaction et/ou le timing. Ces composants nepossèdent qu’une spécification abstraite, sous forme de contraintes entre les entrées et les sorties. Nous montronsque les problèmes essentielles de la synchronisation entre les composants peuvent être capturés à l’aide de notresimulation avec les stubs. Le mécanisme est générique; nous mettons l’accent uniquement sur les concepts-clés,les principes et les règles qui rendent le mécanisme de stubbing implémentable et applicable aux études de casindustriels. N’importe quel language de spécification satisfaisant nos exigences (par ex. le langage des ordresmou) peut être utilisé pour spécifier les composants, c’est-à-dire il peut être branché au framework de stubbing.Nous fournissons une preuve de concept pour démontrer l’intérêt d’utiliser la simulation avec stubs pour ladétection anticipée et la localisation des défauts de synchronisation du modèle. / The work presented in this thesis deals with modeling, specification and testing of models of Systems-on-a-Chip (SoCs) at the transaction abstraction level and higher. SoCs are heterogeneous: they comprise bothhardware components and processors to execute embedded software, which closely interacts with hardware.SystemC-based Transaction Level Modeling (TLM) has been very successful in providing high-level executablecomponent-based models for SoCs, also called virtual prototypes (VPs). These models can be used early in thedesign flow for the development of the software and the validation of the actual hardware. For SystemC/TLMvirtual prototypes, Assertion-Based Verification (ABV) allows property checking early in the design cycle,helping to find bugs early in the model and to save time and effort that are needed for their fixing. TL modelscan be over-constrained, which means that they do not represent all the behaviors of the hardware, and thus,do not allow detection of some malfunctions of the prototype. Our contributions consist of two orthogonal andcomplementary parts: On the one hand, we identify sources of over-constraints in TL models appearing due tothe order of interactions between components, and propose a notion of loose-ordering which allows to removethese over-constraints. On the other hand, we propose a generalized stubbing mechanism which allows the veryearly simulation with SystemC/TLM virtual prototypes.We propose a set of patterns to capture loose-ordering properties, and define a direct translation of thesepatterns into SystemC monitors. Our generalized stubbing mechanism enables the early simulation with Sys-temC/TLM virtual prototypes, in which some components are not entirely determined on the values of theexchanged data, the order of the interactions and/or the timing. Those components have very abstract speci-fications only, in the form of constraints between inputs and outputs. We show that essential synchronizationproblems between components can be captured using our simulation with stubs. The mechanism is generic;we focus only on key concepts, principles and rules which make the stubbing mechanism implementable andapplicable for real, industrial case studies. Any specification language satisfying our requirements (e.g., loose-orderings) can be used to specify the components, i.e., it can be plugged in the stubbing framework. We providea proof of concept to demonstrate the interest of using the simulation with stubs for very early detection andlocalization of synchronization bugs of the design.