Orientadores: Rui Fragassi Souza , David Anthony Rogers / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-15T15:44:46Z (GMT). No. of bitstreams: 1 Hung_WangWen_M.pdf: 2960132 bytes, checksum: 8b124e7029511d12796d7f571aab5f47 (MD5) Previous issue date: 1978 / Resumo: A finalidade deste estudo e apresentar os conceitos básicos para o projeto de amplificadores de microondas utilizando transistores bipolares. O transistor, neste trabalho, e considerado como um quadripolo que é caracterizado pelos parâmetros de espalhamento. Os parâmetros de espelhamento (parâmetros S) são medidos no ponto quiescente escolhido em uma certa faixa da frequência desejada (1 a 2 GHz). A regra para projetar os amplificadores de faixa estreita pode ser resumida como segue: (1) Calcular um conjunto de círculos de ganho de potência utilizando os parâmetros S e desenhar os círculos na Carta de Smith; (2) Selecionar o ganho desejado e determinar os correspondentes coeficientes de reflexão de entrada e de saída do quadripolo; (3) Sintetizar os circuitos de casamento que transformam as impedâncias (50?) do gerador e da carga às impedâncias correspondentes aos coeficientes de reflexão de entrada e de saída, respectivamente. O projeto de amplificadores de faixa larga, pelo método clássico, é feito adicionando-se na entrada e na saída do transistor um circuito de casamento de impedância que compense a variação do ganho transdutivo unilateral do transistor com a frequência. A otimização desses circuitos de casamento na entrada e na saída é feita por um processo de tentativa neste trabalho. Um amplificador de máximo ganho e um amplificador com faixa de uma oitava, foram projetados e construídos com auxílio de um computador; o desempenho dos amplificadores foi medido e verificado estar próximo das previsões dos estudos teóricos. / Abstract: The purpose of this study is to present the basic concepts for designing microwave bipolar transistor amplifiers. In this work the transistor is considered to be a two-port device characterized by the scattering parameters. These scattering (S) parameters are measured for specific bias conditions over the desired frequency range (1 to 2 GHz). The rules for the design of narrow-band amplifiers can be summarized as fal1ows: (l) Calculate a set of power gain circles using the S parameters and draw these circles on the Smith chart; (2) Se1ect the desired gain and determine the input and output ref1ection coefficients of the device; (3) Synthesize matching networks which will transform the source and load impedances (50?) to the impedances corresponding to the input and output ref1ection coefficients, respectively. Designing a broadband amplifier with classical methods is a matter of surrounding a transistor with two matching networks in order to compensate for the variation of the unilateral transducer gain with frequency. The optimization of these input and output matching networks is done by a trial-and-error process in this work. A maximum power gain amplifier and an octave-band amplifier were designed and constructed with the aid of a computer, and the performance of the amplifiers was measured and found to follow closely the predictions of the theoretical studies. / Mestrado / Mestre em Engenharia Elétrica

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-16T00:23:30Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-08T15:26:01Z : No. of bitstreams: 1 262624.pdf: 16761462 bytes, checksum: 818d03a2756ef66cff6035009a5b5987 (MD5)

Dissertação (Mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-graduação em Engenharia Elétrica / Made available in DSpace on 2012-10-23T16:24:18Z (GMT). No. of bitstreams: 1 260104.pdf: 996649 bytes, checksum: b06bc3bd51f98b602c5fe962c832e0ed (MD5) / Esta dissertação visa o estudo da célula SRAM de 6 transistores, utilizando tecnologia CMOS convencional, operando em ultra baixa tensão de alimentação e conseqüentemente com baixo consumo. Para isso, os transistores MOS deverão operar no regime de inversão fraca. Nesse regime, as correntes dos transistores dependem exponencialmente das tensões aplicadas aos transistores e dos parâmetros tecnológicos. Descasamento entre transistores causados por variações no processo de fabricação afeta diretamente o comportamento dos circuitos. Operando com ultra baixa tensão de alimentação, circuitos digitais têm seus desempenhos significativamente diminuídos. Para reduzir o impacto causado pela redução da alimentação, a utilização de técnicas de polarização de substrato é empregada a fim de melhorar o desempenho dos circuitos. Utilizando circuitos de polarização de substrato também dependentes dos mesmos parâmetros tecnológicos dos circuitos a que serão aplicados, a polarização de substrato ajuda na compensação das variações causadas no processo de fabricação. Neste trabalho, foram estudados circuitos bastante simples para a polarização de substrato dos transistores que formam a célula SRAM. Utilizando simulações, com a tecnologia TSMC 0,18µm, comparativos entre células SRAM utilizando polarização de substrato avaliaram o efeito sobre a SNM (Margem de Ruído Estático) e sobre a velocidade (de estabilização em um nível lógico definido) da célula SRAM. Pela simplicidade e tamanho reduzido, os circuitos de polarização de substrato empregados se mostraram como opções funcionais para melhorar a operação da célula SRAM em ultra baixa tensão de alimentação e sob condições de descasamento.

Submitted by Marco Antônio de Ramos Chagas (mchagas@ufv.br) on 2017-10-26T12:30:16Z No. of bitstreams: 1 texto completo.pdf: 19886064 bytes, checksum: f017199a92b654adc9435dc54d74297c (MD5) / Made available in DSpace on 2017-10-26T12:30:16Z (GMT). No. of bitstreams: 1 texto completo.pdf: 19886064 bytes, checksum: f017199a92b654adc9435dc54d74297c (MD5) Previous issue date: 2017-07-17 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Os transistores são dispositivos de três terminais com propriedades bem definidas, capaz de chavear ou amplificar sinais elétricos. Esses dispositivos representam uma das revoluções científico-tecnológicas de maior impacto sobre a sociedade moderna. Existem vários tipos de transistores, porém nesta dissertação daremos destaque ao transistor de base metálica (TBM). Os TBM’s são constituídos por uma camada metálica ultrafina, conhecida como base, posicionada entre duas camadas semicondutoras conhecidas como emissor e coletor. Os TBM’s são largamente utilizados em circuitos de alta frequência por não necessitarem de tempo para recombinação dos portadores minoritários, uma vez que estes não apresentam papel fundamental nas junções do tipo Schottky [1,8]. Neste trabalho serão estudados os TBM’s, porém a base ser ́a composta por um metal ferro- magnético, material que apresenta magnetorresistência do tipo anisotŕopica (AMR) [5]. Esses transistores são conhecidos como transistores de base metálica magnéticos. Sendo assim, as características elétricas do dispositivo dependerão do campo magnético ao qual está submetido, tornando-o promissor para aplicações tecnológicas, como, por exemplo, sensores magnéticos. Foi utilizada a eletrodeposição como principal técnica para produzir filmes finos de ligas de FeNi e ZnO. Antes da confecção dos dispositivos, os filmes de FeNi e ZnO foram caracterizados morfologicamente, topologicamente, eletricamente e magneticamente, afim de certificar a qualidade do dispositivo final. Os filmes de FeNi apresentaram boa aderência ao substrato utilizado, foi escolhido um filme acima do tempo de percolação e observou-se uma AMR de 0.13% na configuração longitudinal e 0.31% na configuração transversal. Além disso, um campo coercivo de ~ 70Oe. Foram realizadas curvas de Transistor a temperatura ambiente e a 50K, na ausência e na presença de campo magnético. O dispositivo apresentou um ganho de α = 0.96% e α = 0.10% na configuração de base-comum (CBC) para T=300K e T=50K, respectivamente. As caracterizações magnéticas apontaram variações em torno de 1% na corrente de coletor na CBC, sendo portanto, um aumento de ∼ 10x em relação a AMR da liga FeNi. / Transistors are three-terminal devices with well-defined properties, capable of switching or amplifying electrical signals. These devices represent one of the scientific-technological revolutions that have the greatest impact on a modern society. There are several types of transistors, however in this dissertation we will highlight the metallic base transistor (TBM).The TBMs consist of an ultra thin metallic layer, known as a base, placed between two semiconductor layers known as emitter and collector. The TBMs are widely used in high frequency circuits because they do not require time for the reconfiguration of minority carriers, since these do not play a fundamental role in the Schottky-type junctions [1,8]. In this work to be studied the MBT’s, but the metal base will be composed of a ferromagnetic, layer that has magnetoresistance of the anisotropic type (AMR) [5]. These transistors are knowing as magnetic metal base transistor. Thus, electrical characteristics of the device will depend on the magnetic field, to which it is subjected, making it promising for technological applications, such as magnetic sensors. Electrodeposition was used as the main technique for producing thin alloy layers of FeNi and ZnO. Before devices confection, the layers of FeNi e ZnO were by characterized morphologically, topologically, electrically and magnetically, in order to certify the quality of the final device. The layers of FeNi has a good adhesion to the substrate used, a layer above the percolation time was chosen and was observed one AMR of 0, 13% in the longitudinal configuration and 0, 31% in the transversal configuration. In addition, a coercive field of ∼ 70Oe. Transistor curves were realized at room temperature and at 50K. The device showed a gain of α = 0.96 and α = 0.10 in the common-base configuration (CBC) for T=300K and T=50K, respectively. The magnetic characterizations they point out are around 1% in the collector current in the CBC, thus, an increase of ∼ 10x in relation to the AMR of the FeNi alloy.

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Dissertação (mestrado)–Universidade de Brasília, Universidade UnB de Planaltina, Programa de Pós-Graduação em Ciência de Materiais, 2016. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2016-07-08T12:04:02Z No. of bitstreams: 1 2016_PedroHenriquePereiraLira.pdf: 4515253 bytes, checksum: 1c80f0524d222660070cb7cc5baaa227 (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2016-07-08T20:54:25Z (GMT) No. of bitstreams: 1 2016_PedroHenriquePereiraLira.pdf: 4515253 bytes, checksum: 1c80f0524d222660070cb7cc5baaa227 (MD5) / Made available in DSpace on 2016-07-08T20:54:25Z (GMT). No. of bitstreams: 1 2016_PedroHenriquePereiraLira.pdf: 4515253 bytes, checksum: 1c80f0524d222660070cb7cc5baaa227 (MD5) / O presente estudo analisa os mecanismos que governam o transporte eletrônico em semicondutores orgânicos, aplicando-os em transistores orgânicos de efeito de campo (OFET). O semicondutor utilizado nos testes foi o pentaceno em um OFET de arquétipo “bottom-gate”. As teorias abordadas para o transporte eletrônico incluíram o acoplamento elétron-fônon, polarons, mecanismo de hopping e percolação. Realizamos a análise dos dados por meio da metodologia de Aproximação de Canal Gradual (GCA). As simulações computacionais que fizemos foram baseadas no mecanismo de condutividade por percolação desenvolvido por Vissenberg-Matters (VM) [1]. Por meio da GCA, demonstramos que o OFET estudado tem uma razão on/off de 102 a 103 para uma voltagem de -30V aplicada no dreno. Sendo que o fim do regime linear se deu logo após os -9V e o início do regime de saturação ocorreu logo após -16V. A mobilidade de cargas calculada no canal do OFET durante o regime de saturação foi de 0,42 cm2/V.s e de 0,96 cm2/V.s durante o regime linear. Pelas simulações feitas do modelo VM, obtivemos um bom ajuste ao comportamento linear do transistor operado, conseguindo explicar quantitativamente o transporte de cargas em sistemas desordenados, tais como são os vistos em materiais orgânicos. _______________________________________________________________________________________________ ABSTRACT / The present dissertation is focused on analizing the mechanisms that govern the electronic transport in organic semiconductors, applying these concepts in organic field-effect transistors (OFET). The chosen semiconductor was pentacene, which was the semiconducting layer in an OFET built under the “bottom-gate” archetype. The theories analised to describe the electronic transport comprise the electron-phonon coupling, polarons, hopping and percolation mechanisms. The data analysis was performed by the Gradual Channel Approximation (GCA) method. The computational simulations were based on the percolation theory for conductivity developed by Vissenberg and Matters (VM) [1]. By means of the GCA, it is shown that the analyzed OFET has an on/off ratio ranging from 102 to 103 when submitted to a voltage of -30V applied to the drain terminal. The linear regime occured until -9V and the saturation regime started after -16V. The carrier mobility in the OFET channel while operating at the saturation regime was 0.42 cm2/V.s, and 0.96 cm2/V.s while operating at the linear regime. A fine adjustment to the transistor linear regime was obtained by the VM model simulations. This approach was able to explain quantitatively the charge transport in disordered systems, such as in organic materials.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2007. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-12T19:12:47Z No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2011-03-30T01:33:29Z (GMT) No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / Made available in DSpace on 2011-03-30T01:33:29Z (GMT). No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / As tecnologias básicas adotadas atualmente pela indústria semicondutora para a fabricação de memórias e processadores podem alcançar certos limites que fazem com que novas tecnologias tenham que ser estudadas e desenvolvidas. Os transistores mono-elétron, como outros dispositivos em escala nanométrica, parecem ser uma opção próspera para implementações GSI ou TSI no futuro. O desenvolvimento de arquiteturas de processador GSI e TSI, baseados em dispositivos nanoeletrônicos, está sendo feita atualmente. A abordagem adotada compreende a implementação de um núcleo de processamento extremamente paralelo e distribuído, construído com dispositivos nanoeletrônicos, organizados em células. A investigação destas arquiteturas considerou, até o presente, a utilização de interconexões ideais. Os limites das interconexões potencialmente ameaçam desacelerar ou parar o progresso histórico da indústria semicondutora. Neste trabalho, o desempenho elétrico de associações conhecidas de subcircuitos nanoeletrônicos básicos são estudados com a ajuda de um modelo de interconexão cujos parâmetros podem ser mudados. Os circuitos das associações são simulados com parâmetros do modelo variando de uma interconexão ideal até os piores casos e seus comportamentos dinâmicos são analisados. O objetivo deste estudo é determinar a influência das interconexões sobre o comportamento dos circuitos e estabelecer limites relacionados a interconexões para suas funcionalidade.As possibilidades de implementação usando novas tecnologias de interconexão, como nanotubos de carbono, são também apresentadas. _________________________________________________________________________________ ABSTRACT / The basic technologies presently adopted by the semiconductor industry for memory and processor fabrication can attain certain limits which make that new technologies have to be studied and developed. Single-electron transistors, like other nanoscale devices, seem to be a promising option for GSI or TSI implementations in the future. The development of GSI and TSI processor architectures, based upon nanoelectronic devices, is currently being done. The adopted approach comprises the implementation of a massive parallel and distributed processing core, built with nanoelectronic devices, organized in cells. The investigation on these architectures has considered, up to now, the employment of ideal interconnections. Interconnection limits potentially threaten to decelerate or halt the historical progression of the semiconductor industry. In this work, the electrical performance of known associations of basic nanoelectronic subcircuits are studied with the help of an interconnection model whose parameters can be changed. The association circuits are simulated with model parameters varying from a ideal interconnection to worst cases and their dynamic behavior are analyzed. The goal of this study is to determine the interconnection’s influence upon the circuit behavior and to establish interconnection-related limits for its functionality. The implementation possibilities using new interconnection technologies, like carbon nanotubes, are also presented.

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T00:23:24Z (GMT). No. of bitstreams: 1 Mouallem_Janete_M.pdf: 4515080 bytes, checksum: 1c8cd3857bf6bc924ec8699e6b6f7e7e (MD5) Previous issue date: 1991 / Resumo: Sabe-se que a curvatura da junção reduz a tensão de ruptura de junções p-n. Neste trabalho, desenvolveu-se uma técnica simples que usa pré-deposição convencional de boro com fontes dopantes sólidas, para fazer uma Extensão da Terminação da Junção (Junction Termination Extension - JTE) em substituição aos processos de implantação de íon de alto custo. Para a obtenção de níveis de dopagem extremamente baixos para a fabricação do JTE, uma camada de óxido bem fina é previamente crescida sobre o "wafer", por uma oxidação à baixa temperatura, atuando como uma barreira para a carga de boro, controlando a carga liquida que alcança a superfície do silício / Abstract: Junction curvature has been known to reduce the breakdown voltage of p-n junctions. A simple technique that uses conventional boron pre-deposition with solid sources dopants was developed in this work to make Junction Termination Extension (JTE) in substitution for the high cost ion-implanted processes. To obtain the extremely low doping levels for the fabrication of the JTE, a very thin oxide layer previously grown on the wafer by a LTO acts as a barrier to the boron charge, controlling the net charge that reaches the silicon surface / Mestrado / Mestre em Engenharia Elétrica

Orientadores : Wilmar Bueno de Morais, Pierre Rossel / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T00:18:22Z (GMT). No. of bitstreams: 1 Behrens_FrankHerman_M.pdf: 14019745 bytes, checksum: 1365847b0b47a218901ddee915e5dc68 (MD5) Previous issue date: 1989 / Resumo: Esta tese tem por objetivo a investigação da viabilidade de projeto de transistores VDMOS de potência e alta tensão,construídos num processo CMOS convencional, normalmente utilizado para aplicações de baixa tensão. Visa também verificar a possibilidade de construção monolítica do dispositivo VDMOS de potência integrado a um circuito lógico de controle à baixa tensão. Primeiramente, s~o discutidos alguns aspectos teóricos das tecnologias de fabricação disponíveis, da tecnologia CMOS convencional, do modelamento do fenômeno de ruptura de junções P / N planares e do modelamento da resistência de condução de transistores VDMOS. Em seguida, com base nos aspectos teóricos desenvolvidos, discute- se o projeto e a caracterização elétrica de uma pastilha teste, contendo diodos e transistores VDMOS de alta tensão, fabricados num processo CMOS poço P, 3 micra, com uma camada de silício policristalino e uma camada de metal. Os resultados experimentais indicam a possibilidade de construção de transistores VDMOS para 100 volts e 75 mohm. cm2, que podem ser otimizados em termos da resistência de condução se o processo utilizado permitir o uso de lâminas epitaxiais do tipo N- / N+, resultando num desempenho elétrico semelhante aos dispositivos comerciais atualmente existentes. A construção monol1tica de dispositivos VDMOS e circuitos lógicos de controle a baixa tensão também se mostrou favorável / Resume: Ce travail a été developpé dans le but de rechercher une méthode capable de viabilizer le projet d'un transistor VDHOS de puissance et haute tension, en s'utilisant d'un processus CHOS conventionnel, de basse tension; ensuite, par des essais experimentaux, verifier Ia possibilité d'integration monolithique du dispositif VDMOS et d'un circuit logique de controle a basse tension. Tout d'abord, sont presentés les aspects theoriques des technologies disponibles actuellement, speciallement Ia technologie CMOS standard, de Ia tenue en tension de jonctions planar et de Ia résistance a l'etat passant des transistors VDMOS. En suite, sur Ia base theorique developée, on discute le projet et Ia characterization électrique d'un prototype de test, contenant des diodes et des transistors VDMOS à haute tension, dans le cadre d'un processus CMOS caisson P, 3 microns, avec une couche de polysilicium et une couche de metal. Les resultats experimentaux ont montre Ia reélle possibilité de construction des transistors VDMOS de 100 volt et 75 mohm . ca2. La resistance à l'etat passant pourrait être optimizée par l'utilization des substrats epitaxiaux du type N- / Nt, resultants des performances similaires aux dispositifs commerciaux actuels. La construction monolithique dês circuits logiques de controle a favorable / Abstract: The objective of this thesis is to investigate the design viability of power and high-voltage VDMOS transistors, built in a standard CMOS process, usually used for low-voltage applications. Also. the monolithic integration possibility of power VDMOS devices and low voltage logic control circuitry is verified. First of all, follows a discusion on some theoretical aspects of the available technologies, specially the CMOS standard technology, P I N planar "junction breakdown modeling and the conduction resistance ( on - resistance ) modeling for VDMOS transistors. Afterwards, the design of a test chip containing high-voltage diodes and VDMOS transistors is discussed, as well as the electric characterization of the prototypes fabricated in a P-well, 3 micron. single poly and single metal CMOS process. The experimental results show that 100-uolt and 75 mohm . cm2 VDMOS transistors can be designed on the standard CMOS process used. A further optimization loading to an on-resistance reduction is possible if the process could be started with N- I N+ epitaxial silicon wafers, resulting in a device performance similar to the commercial ones available nowadays. The monolithic fabrication of a VDMOS transistor and some low-uoltage control logic was also found to be fauorable / Mestrado / Mestre em Engenharia Elétrica

Orientadora : Alaide Pellegrini Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-14T15:39:57Z (GMT). No. of bitstreams: 1 Braga_EdmundodaSilva_M.pdf: 5308317 bytes, checksum: 20971ae40ce7bc535f5a7263f36d78e3 (MD5) Previous issue date: 1983 / Resumo: Este trabalho define uma tecnologia para a fabricação de dispositivos MOS canal N e de porta de SnO2. Foi desenvolvida uma seqüência de processamento para as condições de nosso laboratório.....Observação: O resumo, na íntegra, poderá ser visualizado no texto completo da tese digital / Abstract: Not informed / Mestrado / Doutor em Engenharia Elétrica