Made available in DSpace on 2013-08-07T18:53:43Z (GMT). No. of bitstreams: 1 000449105-Texto+Completo-0.pdf: 7344775 bytes, checksum: efab9f6581cb5bf05f96ab065382419a (MD5) Previous issue date: 2012 / Advances in Complementary Metal-Oxide Semiconductor (CMOS) technology have made possible the integration of millions of transistors into a small area, allowing the increase of circuits' density. In more detail, technology scaling caused the reduction of the transistors' delay, which has resulted in a signi cantly performance improvement of Integrated Circuits (ICs). Furthermore, the increase in the integration level of ICs allowed the development of ICs able to include an increasing number of functions, which in turn increased signi cantly their complexity. In parallel, the rapidly increasing need to store more information results in the fact that the Static Random Access Memory (SRAM) can occupy great part of the System-on-Chip (SoC) silicon area. This is con rmed by the SIA Roadmap which forecasts a memory density approaching 94% of the SoC area in about 10 years [1]. Consequently, memory has become the main responsible of the overall SoC area. However, the reduction of transistor size has introduced several reliability concerns that need to be a ronted by the adoption of di erent optimization techniques. In this context it is important to highlight the phenomenon known as Negative Bias Temperature Instability (NBTI), which a ects the reliability of the ICs along their lifes. Speci cally in the SRAMs NBTI causes degradation of the Static Noise Margim(SNM) which a ects the storage capacity of the memory cells. In this context, the main goal of this thesis is to specify, implement, validate and evaluate a hardware-based technique able to monitor the aging of SRAM cells in order to guarantee their reliability of during the lifetime. The proposed technique is based on an on-chip sensor capable of monitoring dynamic power consumption of the cells during write operations in order to compare them with the value set as default to a new cell. Finally, the proposed methodology has been functionally validated and its e ciency has been evaluated based on the analysis of its monitoring and detection capabilities and from the analysis of the introduced overheads as well as its immunity to the manufacturing process variation. / A miniaturização da tecnologia Complementary Metal-Oxide Semiconductor (CMOS) tornou possível a integração de milhões de transistores em um único Circuito Integrado (CI) aumentando assim, a densidade dos mesmos. Em mais detalhes, essa miniaturização resultou em signi cativos avanços tecnológicos devido fundamentalmente à diminuição do delay do transistor o que, por sua vez, acarretou no aumento da performance dos CIs devido ao aumento na freqüência de operação dos mesmos. Além disso, a aumento no nível de integração dos CIs possibilitou o desenvolvimento de CIs capazes de agregarem um número cada vez maior de funções aumentando signi cativamente a complexidade dos mesmos. Em paralelo, o rápido aumento na necessidade de armazenar um volume cada vez maior de informação resultou no fato de que Static Random Access Memories (SRAMs) ocupam hoje grande parte da área de silício de um System-on-Chip (SoC). A SIA Rodamap prevê que em 10 anos cerca 94% da área de um SoC será dedicada à memória [1]. Entretanto, essa miniaturização gerou vários problemas, relacionados à con abilidade, que devem ser afrontados através do uso de diferentes técnicas que visam à otimização de CIs. Neste contexto, é importante salientar o fenômeno conhecido com Negative Bias Temperature Instability (NBTI) que afeta a con abilidade do CI em longo prazo, ou seja, durante a sua vida útil. Especi camente em SRAMs o NBTI provoca a degradação da Static Noise Margim (SNM) o que, por sua vez afeta a capacidade de armazenamento das células de memória. Neste contexto, esta dissertação de mestrado tem como principal objetivo a especi cação, implementação, validação e avaliação de uma metodologia baseada em hardware para o monitoramento do nível de envelhecimento de células de SRAMs a m de garantir a con abilidade das mesmas durante a sua vida útil. A metodologia proposta consiste na inserção de um sensor capaz de monitorar o consumo de potência dinâmica das células durante as operações de escrita a m de compará-los com os valores de nidos como padrão para uma célula não envelhecida. Finalmente, a metodologia proposta será validada funcionalmente e sua e ciência será avaliada a partir da análise da sua capacidade de monitoramento e detecção bem como, a partir dos overheads de área, performance e imunidade a variabilidade do processo de fabricação.

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T10:28:20Z (GMT). No. of bitstreams: 1 CharrySierra_Ximena_M.pdf: 5092316 bytes, checksum: f3281f9aabede935dc3fd997de01dba8 (MD5) Previous issue date: 1996 / Resumo: Este trabalho tem por objetivo o estudo de dois comparadores de corrente, conhecidos como Comparador de Corrente com Efeito de Modulação de Canal e Comparador de Corrente com Realimentação Positiva. Foi realizado o projeto dos comparadores de corrente, bem como as simulações e análises OC e transiente para avaliar o desempenho dos mesmos. Como resultados obtidos, tem-se que o comparador de corrente com efeito e modulação de canal obteve uma resolução de 8 bits para uma faixa dinâmica entre 10 'mu'A e 100 'mu'A. Para diferenças entre as correntes de entrada e de referência acima dos 10 'mu'A a freqüência de operação se manteve acima de 100 MHz, para uma capacitância de carga interna de 0.1 pF. O comparador de corrente com realimentação positiva obteve alta resolução (maior que 10 bits). Porém, a freqüência de operação do circuito permaneceu entre 50 a 60 MHz para diferenças de correntes maiores que 12 'mu'A utilizando a mesma carga capacitiva. Como aplicação dos comparadores de corrente foi escolhido um conversor A/D algorítmico em modo corrente. De acordo com os resultados apresentados anteriormente, conclui-se que o comparador de corrente com efeito de modulação de canal obteve maior freqüência de operação, enquanto o comparador de corrente com realimentação positiva teve um melhor desempenho, no que se refere à resolução. Dado que o conversor A/D algorítmico se caracteriza pela baixa taxa de conversão, para sua implementação foi escolhido o comparador de corrente com realimentação positiva. No conversor A/D projetado, a resolução alcançada foi de 10 bits, para uma freqüência de operação de 40 KHz. Houve a necessidade de se utilizar espelhos de corrente do tipo cascode regulado modificado. Porém, erros associados aos espelhos de corrente comprometeram o melhor desempenho do conversor A/D. Como já se previa, o comparador de corrente com realimentação positiva apresentou um excelente desempenho ao atuar no conversor A/D, tanto na freqüência de operação como na resolução / Abstract: The rnain objective of this work is the study of two current comparators, known as Channel Lenght Modulation Current Cornparator and Positive Feedback Current Cornparator. The design of the cornparators were done, as well as simulations, OC and transientanalysisto verifytheir perforrnance. As final results, the channellenght modulation current cornparator had an 8 bit resolution, with a dinarnic range between 10 'mu'A and 100 'mu'A. When the diference between the reference current and the input current was higher than 10 ?mu'A, the operation frequency kept higher than 100 MHz, for a load capacitance of 0.1 pF. The positive feedback current cornparator had higher precision (more than 10 bits). Nevertheless, the operation frequency kept between 50 and 60 MHz for current diferences higher than 12 'mu'A, with the sarne capacitive load. A current mode algorithrnic A/D converter was chosen as an aplication of the current cornparators. With the results above presented, it can be seen that the channel lenght rnodulation current cornparator had higher operation frequency, and the positive feedback current cornparator had a better perforrnance, when taking into account precision. As the algorithmic A/D converter is caracterized bya low conversion rate, the cornparator chosen was the positive feedback one. On the A/D converter designed, a 10 bits precision was reached, for an operation frequency of 40 KHz. It was necessay to use rnodifyed regulated cascode current rnirrors. Altough, small errors associated to the current rnirrors cornprornised a better perforrnance of the converter. As it was forseen, the positive feedback current cornparator presented an excelent performance inside the A/D converter, in frequency and precision / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Lauro Tatsuo Kubota / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Química / Made available in DSpace on 2018-08-08T22:44:52Z (GMT). No. of bitstreams: 1 Kisner_Alexandre_M.pdf: 3973690 bytes, checksum: 2810b47ecfaaac028a1bf271a3fc25a0 (MD5) Previous issue date: 2007 / Conjuntos de transistores de efeito de campo sensíveis a íons (ISFETs) foram desenvolvidos no presente trabalho. Implementou-se durante a fabricação destes uma etapa adicional de anodização que possibilitou a formação de uma fina camada de alumina porosa sobre suas portas. Esta serviu como dielétrico e também molde para o crescimento de nanocristais de Ag e Au sobre os dispositivos. Os transistores desenvolvidos foram divididos em dois conjuntos, onde as dimensões de porta de cada conjunto foram de 10 x 50 mm e 50 x 50 mm. Utilizando-se um processo simples de anodização, obteve-se sobre a porta dos transistores uma fina camada de alumina de aproximadamente 60 nm de espessura, contendo uma alta densidade de poros (~ 10 poros/cm) com diâmetro médio de 30 + 6 nm e distribuídos de forma regular. A implementação desta possibilitou não só um aumento significativo na área de porta, bem como molde para o crescimento de nanoestruturas de Ag e Au sobre os transistores, atuando assim como nanoeletrodos de porta. Os testes destes como sensores para soluções com diferentes valores de pH, mostraram que os dispositivos apresentam um curto tempo de resposta (t < 30 s) e que as nanoestruturas metálicas são capazes de aumentar a sensibilidade dos dispositivos em relação àqueles formados apenas por alumina. Os primeiros testes para a detecção de moléculas como glutationa, demonstraram que os ISFETs fabricados são capazes de detectar esta, mesmo sendo uma espécie com baixa densidade de carga, em concentrações submicromolares / Arrays of ion-sensitive field effect transistors (ISFETs) were developed in this work. An additional step in the fabrication process was employed to implement a thin film of porous anodic alumina on the gate. This porous layer works as dielectric and template to the vertical growth of Ag and Au nanocrystals on the gate. The produced ISFETs were divided in two groups, which the gate dimensions were 10 x 50 mm and 50 x 50 mm. Using a simple anodizing process, a 60 nm thickness porous anodic alumina was developed on the gate. This porous film presented a high density porosity (~ 10 pores/cm) with an average pore diameter of 30 + 6 nm and a regular distribution on the gate of those ISFETs. This porous film lead to a significant increase in the gate area and also worked as a template to the growth of Ag and Au nanocrystals, which were used as gate nanoelectrodes. The results of such sensors to detect different pH of the solutions showed that the produced ISFETs present a short response time (t < 30 s). Moreover, the presence of such Ag and Au nanostructures increased the sensors sensitivity in comparison to those observed without nanoelectrodes. The first results to detect species such as glutathione, indicated that the ISFETs are even sensitive to detect small charged species in a submicromolar concentration range / Mestrado / Quimica Analitica / Mestre em Química

Orientador: Jacobus Willibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-02T22:53:22Z (GMT). No. of bitstreams: 1 Zoccal_LeonardoBreseghello_M.pdf: 6497555 bytes, checksum: e073f26482aabbfda753756ac2820ed8 (MD5) Previous issue date: 2002 / Mestrado

Orientador: Peter Jurgen Tatsch / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-03T21:34:36Z (GMT). No. of bitstreams: 1 Manera_LeandroTiago_M.pdf: 1877187 bytes, checksum: a0545f28b99f4d215578ff2ba56d909f (MD5) Previous issue date: 2002 / Mestrado

Orientador: Carlos A. dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T01:29:03Z (GMT). No. of bitstreams: 1 JimenezGrados_HugoRicardo_M.pdf: 6853818 bytes, checksum: 62615fbbddc4edfbbb2597b948dd2738 (MD5) Previous issue date: 1999 / Resumo: : Este trabalho visa a familiarização com o dispositivo MOS- Split Drain através da construção de diferentes configurações geométricas, seguindo as regras da tecnologia CMOS - 0,8 Jl1Tlda AMS (Austria Mikrosysteme International), e de suas respectivas caracterizações elétricas e magnéticas. Medidas realizadas com os diversos protótipos fabricados permitiram a constatação de diversas características divulgadas na literatura e de suas limitações. O aprendizado que resulta deste trabalho é fundamental para o projeto que os pesquisadores do LPM2 - FEEC - UNICAMP ora realizam visando o desenvolvimento de um microsistema para a medição de consumo de energia elétrica / Abstract: This work aims at the familiarization with MOS- Split Drain transistors by constructing and measuring several units of different geometrical configurations, following the AMS (Austria Mikrosysteme International) design roles for CMOS 0.8 mm technology, and by characterizing the electrical and magnetic aspects of this device. Different prototypes were fabricated and measured, which allowed verifying either the validity or discrepancy of some of its properties published in the literature. The learning from this work is fundamental for the project, which is being carried on by researchers from LPM2 -FEEC - UNICAMP that are involved with the development of a novel microsystem for the measurement of electrical energy consumption / Mestrado / Mestre em Engenharia Elétrica

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-23T03:04:31Z (GMT). No. of bitstreams: 1 240180.pdf: 1418776 bytes, checksum: 2b4bd2ea7efed74b9ba724cc2374cdbb (MD5) / Neste trabalho é detalhada a implementação do modelo ACM do transistor MOS no simulador elétrico ELDO (Mentor Graphics). O código foi escrito em linguagem C utilizando a ferramenta UDM (User Definable Model). A carga de inversão é calculada a partir da equação de carga UCCM utilizando um algoritmo que resolve esta equação com apenas uma iteração e com um erro relativo menor do que 10-7. Através de simulações, o modelo implementado foi confrontado com os demais modelos da nova geração (HiSIM, EKV, BSIM5, SP, MM1 e PSP) tanto no que diz respeito à sua qualidade (simetria, cargas e parâmetros de pequenos sinais) como também no que diz respeito à velocidade da simulação. Os resultados mostram que o modelo ACM é uma poderosa e útil ferramenta para simulação e projeto à mão, pois é constituído por equações compactas e precisas, além de possuir um número reduzido de parâmetros.

Orientador: Jose Alexandre Diniz / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-10T02:20:44Z (GMT). No. of bitstreams: 1 Zoccal_LeonardoBreseghello_D.pdf: 6734188 bytes, checksum: 05f6c64d923bafb5e071d89514d0fa43 (MD5) Previous issue date: 2007 / Resumo: Este trabalho apresenta um método simples de passivação de superfícies semicondutoras III-V de substratos de arseneto de gálio (GaAs) e de heteroestruturas de fosfeto de gálio-índio sobre arseneto de gálio (InGaP/GaAs), que são utilizados em transist res de efeito de campo, MESFET (Metal-Semiconductor Field Effect Transistor) e MISFET Metal-Insulator-Semiconductor Field Effect Transistor), e transistores bipolares de heterojunção (HBT), respectivamente. O processo de passivação visa à máxima redução da densidade de estados de superfícies semicondutoras para níveis menores que 1012 cm-2. A alta densidade de estados na superfície do GaAs provoca corrente de fuga nas regiões ativas dos transistores MESFET e HBT, reduzindo o desempenho destes dispositivos. Além disso, impossibilita a formação de dispositivos MISFET sobre os substratos de GaAs, devido à alta densidade de estados na região da interface isolante-semicondutor. Para o estudo da passivação de superfícies, filmes de nitreto de silício (SiNX) são depositados diretam nte por plasma ECR-CVD (Electron Cyclotron Resonance - Chemical Vapor Deposition) sobre substratos de GaAs e heteroestruturas do tipo InGaP/GaAs. Os plasmas ECR foram analisados por espectroscopia de emissão óptica (OES), e identificou-se baixa formação de espécies H e NH na fase gasosa para pressão de processo de 2,5 mTorr. Os filmes de SiNX foram caracterizados estruturalmente por espectroscopia de absorção do infravermelho (FTIR) e por elipsometria, que indicaram, respectivamente, a formação de ligações Si-N e valores de índice de refração es de nitreto de silício. Capacitores MIS e transisto T foram fabricados para avaliar os efeitos da passivação sobre os dispositivos. Os excelentes resultados obtidos, tais como transist o e em torno de 2,0 nos filmres MISFET e HB ores HBT passivados apresentando maiores ganhos de corrente do que os não-passivados, e os transistores MISFET apresentando maiores valores de transcondutância do que os MESFET (que foram usados como dispositivos de controle), indicam que o nosso processo de passivação é muito eficiente, sendo completamente compatível com a tecnologia de fabricação de circuitos integrados monolíticos de microondas (MMIC) / Abstract: This work presents a simple passivation method for III-V semiconductor surfaces of gallium arsenide (GaAs) substrates and indium-gallium phosphide on gallium arsenide (InGaP/GaAs) heterostructures, which are us in field effect transistors MESFET (Metal-Semiconductor Field Effect Transistor) and MISFET (Metal-Insulator-Semiconductor Field Effect Transistor) and heterojunction bip lar transistors (HBT), respectively. The passivation process aims the maximum reduction of semiconductor surface state density at levels lower than 1012 states/cm2. The high surface state density on GaAs surface produces current leakage in active regions of MESFET and HBT transistors, reducing the device performance. Furthermore, the MISFET device formation on GaAs substrate is not allowed, passivation study, silicon nitride films (SiNX) are deposited by ECR-CVD (Electron Cyclotron Resonance - Chemical Deposition Vapor) plasma directly over GaAs substrate and InGaP/GaAs heterostructures. The ECR plasmas were analyzed by optical emission spectroscopy, (OES), and low formation of H and NH molecules in the gas phase was detected at process pressure of 2.5 mTorr. The SiNX film structural characterization was obtained by infra-red absorption spectrometry (FTIR) and ellipsometry, which, respectively, indicate the Si-N bo tive index values of about 2.0 at the silicon nitride films. MIS cap BT transistors were fabricated to verify the passivation process effect on devices. The excellent results obtained, such as higher and formation and refracacitors, MISFET and H current gain of passivated device compared to unpassivated HBTs and higher transconductances of MISFET devices compared to MESFET (which were used as control devices), indicate that our simple passivation process is very efficient, being fully compatible with monolithic microwave integrated circuits (MMIC) / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador: Wilmar Bueno de Moraes / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-25T05:58:50Z (GMT). No. of bitstreams: 1 Finco_Saulo_M.pdf: 9491248 bytes, checksum: 489528c73fa99a929aa8d184b8ee30c2 (MD5) Previous issue date: 1996 / Resumo: Este trabalho de tese foi motivado por resultados experimentais que comprovaram eficiência dos transistores LDD-NMOS e LDSD-NMOS na manipulação de potência. Tais transistores são passíveis de serem construídos em tecnologias digitais convencionais, capazes de serem integrados monoliticamente com os seus circuitos de controle. Na primeira parte do Capítulo 1 é apresentado o atual contexto de aplicações do mercado mundial deste segmento da eletrônica, na segunda parte contém um breve histórico do desenvolvimento desta pesquisa no Brasil. No Capítulo 2 são apresentados os principais tópicos da engenharia dos dispositivos de potência, necessários para compreender o modelamento elétrico e a construção dos transistores LDD e LDSD-NMOS, constituindo uma célula de comutação aplicável em inumeras topologias de conversão de potência. No Capítulo 3 é apresentado o principal objeto desta tese que é o projeto de um Dispositivo Inteligente de Potência, cuja funcionalidade é convesão CC-CC, para uma topologia Boost Converter. O circuito foi construído monoliticamente em um processo digital 1.5mm SP DML. Neste capítulo o projeto é descrito estruturalmente e funcionalmente. O comportamento global foi comprovado por simulação elétrica realizada com o netlist extraído do layout. Do mesmo modo a estrutura e a funcionalidade de cada bloco individual que compõem o circuito são também analisadas e comprovadas por simulação elétrica. O circuito foi implementado e testado. Em uma primeira análise os resultados experimentais concordam com os resultados de simulação no entanto não estão no âmbito do estudo apresentado nesta tese. No Capítulo 4 é feita uma recapitulação geral dos tópicos abordados e são apresentadas as potencialidades que este trabalho de pesquisa tem. Algumas metas são colocadas como desafio para a continuidade deste trabalho / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Sérgio Kurokawa / Banca: Luis Carlos Origa de Oliveira / Banca: Mariangela Carvalho Bovolato / Banca: José Pissolato Filho / Banca: Eduardo Coelho Marques da Costa / Resumo: Neste projeto é desenvolvido um modelo de linha de transmissão trifásica em que possa ser incluído o efeito corona. O modelo será desenvolvido diretamente no domínio do tempo e o mesmo baseia-se na hipótese de que um pequeno segmento de linha trifásica pode ser representado por um circuito constituído por elementos discretos (resistências, indutâncias, capacitâncias e condutâncias). A inserção do efeito corona no modelo da linha será feito com base nos modelos de Gary e de Skilling-Umoto que, até o presente momento, é utilizado para inserir o efeito corona em modelos de linhas de transmissão monofásicas. O modelo a ser desenvolvido poderá ser utilizado para representar linhas trifásicas genéricas, independentemente da geometria da mesma, em simulações de transitórios eletromagnéticos que podem ocorrer em sistemas de energia elétrica. A grande contribuição que resultará do desenvolvimento deste projeto será a disponibilização de um modelo de linha mais completo que os modelos disponíveis atualmente, pois o modelo proposto poderá ser aplicado em qualquer linha trifásica, independentemente da geometria da mesma, e levará em conta o efeito corona (que é responsável por distorções nas formas de ondas de correntes e tensões que se propagam ao longo da linha durante a ocorrência de distúrbios). Um modelo de linha mais precisa que prevê tais distorções, poderá ser útil na análise do sistema de proteção, permitindo um ajuste mais preciso e aumentando a confiabilidade do sistema de energia elétrica / Abstract: In this project will be developed a model for three-phase transmission line that may be included in the corona effect. The model will be developed directly in the time domain and the same is based on the hypothesis that a short segment of three phase line can be represented by a circuit constituted by discrete elements (resistance, inductance, capacitance, and conductance). The insertion of the corona effect in the line model will be based on Gary and Skilling-Umoto models that, until the present time, is used to insert the corona effect in models of transmission lines monophasic. The model to be developed can be utilized to represent generic three-phase lines, regardless of the line geometry, in electromagnetic transient simulations that can occur in electrical power systems. The great contribution that will result from the development of this project will be the making available of a model line more complete than the currently available models, since the proposed model can be applied to any three-phase line, regardless of the geometry of the line, and will take into consideration the corona effect (which is responsible for distortions in the waveforms of voltages and currents that propagate along the line during the occurrence of disturbance). A more accurate model line that provides for such distortions may be useful in the analysis of the protection system, allowing for a more precise fit and increasing the reliability of the electric power system / Doutor