Este trabalho apresenta um estudo que inclui a comparação experimental entre transistores de porta tripla (FinFETs) fabricados sobre lâminas de Silício-Sobre Isolante (SOI) e os fabricados diretamente sobre a lâmina de silício (de corpo). A caracterização elétrica dos FinFETs foi realizada para canais tipo n e p, a fim de realizar uma avaliação no desempenho tanto de parâmetros para aplicações digitais (tensão de limiar, transcondutância e inclinação de sublimiar), quanto analógicas (ganho intrínseco de tensão, tensão Early, condutância de saída e razão gm/IDS), em temperatura ambiente (25 °C). Além disso, a faixa de comprimento de canal analisado foi de 130 nm a 10 ?m, altura da aleta de 65 nm e a largura da aleta de 20 nm a 250 nm. Ainda, é apresentado um estudo em temperatura, na faixa de 25 °C a 150 °C, focando-se na comparação entre os dispositivos FinFETs SOI e de corpo. Em temperatura ambiente, a variação da tensão de limiar em função do comprimento de canal do transistor é observada primeiro nos dispositivos FinFETs de corpo comparada aos FinFETs SOI. Desta forma, mostra-se que os FinFETs SOI são mais imunes ao efeito de canal curto do que aos FinFETs de corpo. No entanto, um ponto a ser otimizado na tecnologia FinFET SOI é a condução pela segunda interface, uma vez que, esta afeta a inclinação de sublimiar a qual atingiu valores maiores de três vezes (tipo n) e 2 vezes (tipo p) que os FinFETs de corpo, considerando-se aletas largas (130 nm) e comprimentos de canal abaixo de 130 nm. Este efeito degrada diversos parâmetros, tornando assim os FinFETs de corpo mais favoráveis, principalmente, em aplicações analógicas, resultando em níveis de ganho intrínseco de tensão de 10 % a 20% maiores que os FinFETs SOI, para canais tipo n e p, respectivamente. Para a faixa de temperatura de 25 °C a 150 °C, o FinFET de corpo apresentou uma variação da tensão de limiar na ordem de quatro vezes a do FinFET SOI. Por outro lado, o parâmetro de redução da barreira de potencial induzida pela tensão aplicada ao dreno (DIBL) é dependente da tempertura, quando a condução pela segunda interface é observada no FinFET SOI. Por fim, na faixa de temperatura estudada os parâmetros para aplicações analógicas não apresentaram variações significativas, quando comparado aos da temperatura ambiente. Além disso, este trabalho apresenta um comparação do desempenho elétrico de FinFETs de germânio (canal tipo p), os quais apresentam diferentes processos de substrato (integração de germânio sobre silício), por meio do estudo de ruído em baixa frequência (LFN) e parâmetros para aplicações digitais. Notou-se que os diferentes substratos interferem no desempenho dos dispositivos, principalmente na região de sublimiar, na qual necessita de uma otimização de processo de crescimento epitaxial do substrato, a fim de reduzir o nível de corrente elétrica de fuga entre dreno e substrato. Como consequência da alta densidade de defeitos no substrato virtual de germânio, a corrente elétrica de dreno atingiu uma ordem de grandeza maior do que os demais processos. Por meio da análise de ruído em baixa frequência, constatou-se que há defeitos no interior do canal dos transistores, os quais são termicamente ativados e afetam a região de sublimiar. Além do mais, os dispositivos com tensionamento compressivo, de ambos os processos STI first e STI definida depois (STI last), apresentaram uma mobilidade efetiva de portador três vezes maior comparado ao processo STI last sem tensionamento do canal, a uma temperatura de operação de 77 K. / This work presents an experimental comparison between triple gate FinFETs fabricated on Silicon-On-Insulator (SOI) and on silicon wafers. It is presented the electrical characterization of SOI FinFET and bulk FinFET of both p and n types, in order to compare theirs digital (Current-Voltage curves, threshold voltage, transconductance and subthreshold swing) and analog (intrisic voltage gain, Early voltage, ouput conductance gm/IDS ratio) performances at room temperature (25 °C). Moreover, a temperature evaluation is shown, where its range is from 25 °C to 150 °C. In addition, the studied channel length range is from 130 nm to 10 ?m, fin height of 65 nm and the fin width range varying from 20 nm to 250 nm. At room temperature, the SOI FinFET devices show to be more immune to the SCEs than the bulk FinFET ones. However, it is necessary to optimize the SOI structure, since it suffers from the parasitic back interface conduction, which degraded almost all studied parameters, for instance, the subthreshold swing of SOI FinFETs were higher three times (for n-type) and two times (for p-type) compared with the bulk ones. As a result the bulk FinFET is more suitable in analog applications, which presented intrisic voltage gain 10 % and 20% higher than SOI FinFETs, for n- and p-type, respectively. At different temperature the bulk FinFET is more vulnerable to threshold voltage variation than the SOI FinFET. On the other hand, the DIBL is the parameter that tends to be worst as the temperature increases, for the SOI FinFETs. Finally, the basic analog parameters at different temperature operation presented no significant variations, comparing to the ones at room temperature operation. Apart from that, this work also provides a first comparison of the impact of the different Ge-on-Si integration schemes on the Ge pFinFET performances, using Low-Frequency-Noise (LFN) and digital parameters as evaluation tools. It is demonstrated that different substrate growths play a role in the off-state current, where an effort is required in order to optimize (reduce) the drain current level, since has been found that the Ge/Si substrate (from STI last process and relaxed channel) presents a higher defect density into the substrate, resulting in an offcurrent level of one order of magnitude higher than the other processes under evaluation. From the low-frequency-noise results, ones show that there are defects into the channel rather than the gate oxide, which are thermally activated and dominate the subthreshold region. In addition, the strained Ge FinFETs, from both STI first and last processes, which reached values of effective mobility three times higher than the relaxed ones at temperature of 77 K.

Devido às dimensões cada vez mais reduzidas dos transistores e a utilização de novos materiais com baixa condutividade térmica, o desempenho de transistores avançados é afetado pelo autoaquecimento. Dispositivos sob os efeitos de autoaquecimento sofrem um aumento da sua temperatura, fazendo com que a mobilidade seja reduzida, além de comprometer a confiabilidade e gerar atrasos de sinal, trazendo impactos na eficiência de circuitos analógicos, bem como afetando o desempenho de circuitos digitais. Apesar da relevância do fenômeno, muitos estudos não o levam em consideração devido à dificuldade de sua verificação, uma vez que os métodos utilizados para transistores avançados requerem estruturas ou equipamentos especiais, que são raramente disponíveis. Dessa forma, três novas técnicas são desenvolvidas neste trabalho com o objetivo de viabilizar o estudo do efeito utilizando estruturas convencionais e medidas em corrente contínua: (i) a condutância de saída média; (ii) o método da assinatura na eficiência do transistor; (iii) a estimativa da resistência térmica utilizando somente medidas em corrente contínua. Os dois primeiros métodos são focados em uma análise qualitativa do autoaquecimento, permitindo uma verificação preliminar eficiente da presença e relevância do efeito, enquanto o terceiro método permite a extração da resistência térmica a partir do inverso da eficiência do transistor utilizando um processo iterativo, consequentemente possibilitando a obtenção do aumento da temperatura do canal devido ao autoaquecimento, com boa precisão e maior simplicidade em relação aos métodos disponíveis na literatura (com erro máximo menor que 6% para transistores de múltiplas portas em relação ao método de medidas pulsadas). Com essas técnicas, são feitas comparações da elevação de temperatura do canal entre transistores de múltiplas portas (também chamados de FinFET ou transistores 3D) e transistores de silício sobre isolante com camada de silício e óxido enterrado extremamente finos (SOI UTBB), usando simulações tridimensionais para obter condições similares de potência. Em dispositivos com menores comprimentos de canal, os FinFETs apresentaram temperaturas cerca de 60 K acima dos UTBBs. / Due to the reduction of devices\' dimensions and the use of new materials with low thermal conductivity, self-heating affects the performances of advanced transistors. Devices under self-heating effects suffer an increase of their temperature, causing mobility reduction, besides compromising reliability and generating signal delays, bringing impacts to the efficiency of analog circuits, and affecting the performance of digital circuits. Despite the relevance of the phenomenon, many studies do not consider it, given the difficulty to assess it, since the methods used for advanced transistors require special structures or equipment, which are rarely available. Hence, three new techniques are developed in this work, with the objective of permitting the study of the effect utilizing conventional structures and direct current measurements: (i) the mean output conductance method; (ii) the signature in the transistor efficiency method; (iii) the thermal resistance estimative using only direct current measurements. The first two methods are focused on a qualitative analysis of the self-heating, allowing an efficient preliminary verification of the presence and relevance of the effect, while the last allows the extraction of the thermal resistance from the inverse of the transistor efficiency through an iterative process, consequently making it possible to obtain the temperature rise in the channel due to the self-heating with a good precision and greater simplicity when compared to other methods available in the literature (with maximum error smaller than 6% for multiple gate transistors when compared to the pulsed method). With these techniques, comparisons between multiple gate transistors (also known as FinFET or 3D transistors) and silicon-on-oxide with ultra-thin body and buried oxide (SOI UTBB) are performed, utilizing three-dimensional simulations to obtain similar power conditions. In devices with smaller channel length, FinFETs presented temperatures approximately 60 K above the UTBBs.

Este trabalho tem como objetivo o estudo, caracterização elétrica e modelagem do novo transistor desenvolvido e fabricado no Laboratório de Sistemas Integráveis (LSI) da Universidade de São Paulo (USP) chamado BE (Back Enhanced) SOI MOSFET. Trata-se de um dispositivo inovador que se destaca principalmente pela sua facilidade de fabricação (exigindo apenas processos bem conhecidos e nenhuma etapa de dopagem do semicondutor) e sua flexibilidade quanto ao modo de operação (pode atuar como um transistor MOS tipo n ou um transistor MOS tipo p, dependendo somente da polarização de substrato). Aplicando-se tensão no substrato (VGB) é possível formar um canal de elétrons (VGB>0) ou lacunas (VGB<0) na segunda interface da camada de silício, por onde a corrente entre fonte e dreno flui. Sua patente foi requerida junto ao INPI (Instituto Nacional da Propriedade Industrial) sob o número BR 10 2015 020974 6. Foram realizadas medidas elétricas e simulações numéricas para melhor compreender seu princípio de funcionamento e as características que tornam possível sua reconfigurabilidade. Duas fabricações distintas deste tipo de dispositivo foram analisadas. Além das espessuras distintas, a principal diferença entre elas é o metal utilizado nos eletrodos de fonte e dreno, sendo alumínio na primeira e níquel na segunda versão. O alumínio utilizado na primeira versão resultou em contatos Ôhmicos após o processamento térmico das lâminas, que favoreceram o funcionamento do dispositivo como transistor tipo p, devido à natureza do material utilizado. A análise em função da temperatura (de 25ºC até 125ºC) mostrou uma variação da tensão de limiar (até 1,52mV/ºC) e uma degradação da mobilidade dos portadores de carga (analisado através da transcondutância), resultando no surgimento de um ponto invariante com a temperatura, o chamado ZTC (Zero Temperature Coefficient). Já a segunda versão possui contatos Schottky, na qual foram obtidos níveis de corrente apreciáveis tanto para transistores tipo n (na ordem de nA para as condições de polarização utilizadas), quanto para transistores tipo p (na ordem de ?A). O comportamento da curva de corrente de dreno deste dispositivo apresentou uma estabilização a partir de determinado valor de tensão de porta. A partir deste ponto o BE SOI MOSFET deixa de atuar como um transistor convencional e passa a ter sua corrente de dreno proporcional a tensão de substrato. Medidas em função da temperatura nesta segunda versão permitiram comparar os resultados com os da primeira versão. Percebeu-se a ausência do ponto de ZTC, uma vez que foi observado o aumento da corrente devido à diminuição da resistência dos contatos de fonte e dreno para temperaturas mais elevadas. Por fim, a operação de um circuito inversor utilizando o BE SOI MOSFET foi implementada, mesmo quando alternando os tipos dos transistores, comprovando a flexibilidade de funcionamento dos transistores ao mudar seu tipo em função da polarização de substrato. / The aim of this work is the study, the electrical characterization and the modeling of the new transistor that was developed and fabricated in the Laboratório de Sistemas Integráveis (LSI) at University of Sao Paulo (USP). It was named BE (Back Enhanced) SOI MOSFET. This innovative device has the advantage of a simple fabrication (only well-known processes are required to build it and there is no need of any doping step) and it has a reconfigurable operation (it can act as a n-type MOS transistor or as a ptype MOS transistor depending only on substrate bias). The substrate voltage (VGB) is responsible for the formation of an electron (VGB>0) or a hole (VGB<0) channel at the back interface of the silicon, where the drain current flows. The patent for it was required at the National Industrial Property Institute under the number BR 10 2015 020974 6. Electrical measurements and numerical simulations were performed to better understand its functioning principle and the characteristics that enable its reconfigurability. Two different fabrication splits were analyzed. Beside their thicknesses, the main difference between them is the drain and source metal electrode (aluminum in the first split and nickel in the second one). The one with aluminum electrodes resulted in Ohmic contacts after thermal processing, that favored the formation on the p-type transistor because of the nature of the used element. It was observed a variation of the threshold voltage (up to 1.52mV/ºC) and a mobility degradation (seen through the transconductance behavior) as a function of the temperature (from 25ºC to 125ºC), resulting in a zero-temperature coefficient (ZTC) bias point in this device. In this bias condition point, the drain current is almost constant as a function of the temperature, which is a good characteristic especially for analog circuits. The second split has Schottky drain and source contacts, in which appreciable current levels were obtained for both n-type transistors (order of magnitude of nA in the measured bias conditions) and p-type transistors (order of magnitude of ?A). The drain current of this device showed a particular behavior where the drain current stabilizes from a certain gate voltage. In this condition, the BE SOI MOSFET does not act as a conventional transistor anymore and its current is proportional to the substrate bias. Measurements as a function of the temperature were performed in the device too. It was observed an increase of the drain current, differently from the first split, due to the reduction of the source and drain contacts resistances as a function of the temperature. This resulted in the absence of the ZTC point. Finally, the operation of an inverter circuit using BE SOI MOSFET transistors was implemented, even if the type of the transistors were switched. This result shows the flexibility of operation of the transistor, in other words, it is possible to change its type as a function of the substrate bias.

Este trabalho apresenta um estudo que inclui a comparação experimental entre transistores de porta tripla (FinFETs) fabricados sobre lâminas de Silício-Sobre Isolante (SOI) e os fabricados diretamente sobre a lâmina de silício (de corpo). A caracterização elétrica dos FinFETs foi realizada para canais tipo n e p, a fim de realizar uma avaliação no desempenho tanto de parâmetros para aplicações digitais (tensão de limiar, transcondutância e inclinação de sublimiar), quanto analógicas (ganho intrínseco de tensão, tensão Early, condutância de saída e razão gm/IDS), em temperatura ambiente (25 °C). Além disso, a faixa de comprimento de canal analisado foi de 130 nm a 10 ?m, altura da aleta de 65 nm e a largura da aleta de 20 nm a 250 nm. Ainda, é apresentado um estudo em temperatura, na faixa de 25 °C a 150 °C, focando-se na comparação entre os dispositivos FinFETs SOI e de corpo. Em temperatura ambiente, a variação da tensão de limiar em função do comprimento de canal do transistor é observada primeiro nos dispositivos FinFETs de corpo comparada aos FinFETs SOI. Desta forma, mostra-se que os FinFETs SOI são mais imunes ao efeito de canal curto do que aos FinFETs de corpo. No entanto, um ponto a ser otimizado na tecnologia FinFET SOI é a condução pela segunda interface, uma vez que, esta afeta a inclinação de sublimiar a qual atingiu valores maiores de três vezes (tipo n) e 2 vezes (tipo p) que os FinFETs de corpo, considerando-se aletas largas (130 nm) e comprimentos de canal abaixo de 130 nm. Este efeito degrada diversos parâmetros, tornando assim os FinFETs de corpo mais favoráveis, principalmente, em aplicações analógicas, resultando em níveis de ganho intrínseco de tensão de 10 % a 20% maiores que os FinFETs SOI, para canais tipo n e p, respectivamente. Para a faixa de temperatura de 25 °C a 150 °C, o FinFET de corpo apresentou uma variação da tensão de limiar na ordem de quatro vezes a do FinFET SOI. Por outro lado, o parâmetro de redução da barreira de potencial induzida pela tensão aplicada ao dreno (DIBL) é dependente da tempertura, quando a condução pela segunda interface é observada no FinFET SOI. Por fim, na faixa de temperatura estudada os parâmetros para aplicações analógicas não apresentaram variações significativas, quando comparado aos da temperatura ambiente. Além disso, este trabalho apresenta um comparação do desempenho elétrico de FinFETs de germânio (canal tipo p), os quais apresentam diferentes processos de substrato (integração de germânio sobre silício), por meio do estudo de ruído em baixa frequência (LFN) e parâmetros para aplicações digitais. Notou-se que os diferentes substratos interferem no desempenho dos dispositivos, principalmente na região de sublimiar, na qual necessita de uma otimização de processo de crescimento epitaxial do substrato, a fim de reduzir o nível de corrente elétrica de fuga entre dreno e substrato. Como consequência da alta densidade de defeitos no substrato virtual de germânio, a corrente elétrica de dreno atingiu uma ordem de grandeza maior do que os demais processos. Por meio da análise de ruído em baixa frequência, constatou-se que há defeitos no interior do canal dos transistores, os quais são termicamente ativados e afetam a região de sublimiar. Além do mais, os dispositivos com tensionamento compressivo, de ambos os processos STI first e STI definida depois (STI last), apresentaram uma mobilidade efetiva de portador três vezes maior comparado ao processo STI last sem tensionamento do canal, a uma temperatura de operação de 77 K. / This work presents an experimental comparison between triple gate FinFETs fabricated on Silicon-On-Insulator (SOI) and on silicon wafers. It is presented the electrical characterization of SOI FinFET and bulk FinFET of both p and n types, in order to compare theirs digital (Current-Voltage curves, threshold voltage, transconductance and subthreshold swing) and analog (intrisic voltage gain, Early voltage, ouput conductance gm/IDS ratio) performances at room temperature (25 °C). Moreover, a temperature evaluation is shown, where its range is from 25 °C to 150 °C. In addition, the studied channel length range is from 130 nm to 10 ?m, fin height of 65 nm and the fin width range varying from 20 nm to 250 nm. At room temperature, the SOI FinFET devices show to be more immune to the SCEs than the bulk FinFET ones. However, it is necessary to optimize the SOI structure, since it suffers from the parasitic back interface conduction, which degraded almost all studied parameters, for instance, the subthreshold swing of SOI FinFETs were higher three times (for n-type) and two times (for p-type) compared with the bulk ones. As a result the bulk FinFET is more suitable in analog applications, which presented intrisic voltage gain 10 % and 20% higher than SOI FinFETs, for n- and p-type, respectively. At different temperature the bulk FinFET is more vulnerable to threshold voltage variation than the SOI FinFET. On the other hand, the DIBL is the parameter that tends to be worst as the temperature increases, for the SOI FinFETs. Finally, the basic analog parameters at different temperature operation presented no significant variations, comparing to the ones at room temperature operation. Apart from that, this work also provides a first comparison of the impact of the different Ge-on-Si integration schemes on the Ge pFinFET performances, using Low-Frequency-Noise (LFN) and digital parameters as evaluation tools. It is demonstrated that different substrate growths play a role in the off-state current, where an effort is required in order to optimize (reduce) the drain current level, since has been found that the Ge/Si substrate (from STI last process and relaxed channel) presents a higher defect density into the substrate, resulting in an offcurrent level of one order of magnitude higher than the other processes under evaluation. From the low-frequency-noise results, ones show that there are defects into the channel rather than the gate oxide, which are thermally activated and dominate the subthreshold region. In addition, the strained Ge FinFETs, from both STI first and last processes, which reached values of effective mobility three times higher than the relaxed ones at temperature of 77 K.

Neste trabalho, é apresentada uma metodologia para fabricação de transistores de filmes finos orgânicos sobre substratos flexíveis e resultados de simples testes de flexão desses substratos. Foram fabricados transistores de Poli(3-hexiltiofeno) (P3HT) com diversas arquiteturas não se preocupando somente com a relação W/L dessas, mas também com a facilidade de caracterizar os dispositivos em superfícies curvas. Os transistores foram fabricados sobre diversos substratos como silício, vidro e PET, para que fosse possível uma comparação de eficiência entre eles. A mobilidade do P3HT se manteve próximo de 10-2 cm2/Vs enquanto que a corrente de ION apresentou um aumento significativo, Os transistores sobre PET se mostraram resistentes à flexão, suportando raios de curvaturas de até 0,8 cm sem afetar sua resposta. Porém foi identificado que a compressão ou a tração resultam em efeitos diferentes nos transistores, principalmente sobre os eletrodos de ouro. / Presented herein is a fabrication procedure for organic thin film transistors over flexible substrates. It is also shown the results of the bending tests on these devices. Transistors of poly(3-hexyl thiophene) (P3HT), with different architectures were fabricated, aiming not only the W/L relation but also, the capability contacting bent electrodes for testes on curved surfaces. The transistors were fabricated over rigid and flexible substrates like silicon, glass and PET, allowing the efficiency comparison between them. The P3HT mobility was kept stable, around 10-2 cm2/Vs, while the ION current presented a significant change on different substrates. The transistors over PET showed to be resistance to bending, being able to bend to a curve radius of 0.8 cm without losing its transistor characteristics. Although, it was identified that the direction of bending, compression and traction, result on different effects over the transistors, especially over the golden electrodes.

Devido às dimensões cada vez mais reduzidas dos transistores e a utilização de novos materiais com baixa condutividade térmica, o desempenho de transistores avançados é afetado pelo autoaquecimento. Dispositivos sob os efeitos de autoaquecimento sofrem um aumento da sua temperatura, fazendo com que a mobilidade seja reduzida, além de comprometer a confiabilidade e gerar atrasos de sinal, trazendo impactos na eficiência de circuitos analógicos, bem como afetando o desempenho de circuitos digitais. Apesar da relevância do fenômeno, muitos estudos não o levam em consideração devido à dificuldade de sua verificação, uma vez que os métodos utilizados para transistores avançados requerem estruturas ou equipamentos especiais, que são raramente disponíveis. Dessa forma, três novas técnicas são desenvolvidas neste trabalho com o objetivo de viabilizar o estudo do efeito utilizando estruturas convencionais e medidas em corrente contínua: (i) a condutância de saída média; (ii) o método da assinatura na eficiência do transistor; (iii) a estimativa da resistência térmica utilizando somente medidas em corrente contínua. Os dois primeiros métodos são focados em uma análise qualitativa do autoaquecimento, permitindo uma verificação preliminar eficiente da presença e relevância do efeito, enquanto o terceiro método permite a extração da resistência térmica a partir do inverso da eficiência do transistor utilizando um processo iterativo, consequentemente possibilitando a obtenção do aumento da temperatura do canal devido ao autoaquecimento, com boa precisão e maior simplicidade em relação aos métodos disponíveis na literatura (com erro máximo menor que 6% para transistores de múltiplas portas em relação ao método de medidas pulsadas). Com essas técnicas, são feitas comparações da elevação de temperatura do canal entre transistores de múltiplas portas (também chamados de FinFET ou transistores 3D) e transistores de silício sobre isolante com camada de silício e óxido enterrado extremamente finos (SOI UTBB), usando simulações tridimensionais para obter condições similares de potência. Em dispositivos com menores comprimentos de canal, os FinFETs apresentaram temperaturas cerca de 60 K acima dos UTBBs. / Due to the reduction of devices\' dimensions and the use of new materials with low thermal conductivity, self-heating affects the performances of advanced transistors. Devices under self-heating effects suffer an increase of their temperature, causing mobility reduction, besides compromising reliability and generating signal delays, bringing impacts to the efficiency of analog circuits, and affecting the performance of digital circuits. Despite the relevance of the phenomenon, many studies do not consider it, given the difficulty to assess it, since the methods used for advanced transistors require special structures or equipment, which are rarely available. Hence, three new techniques are developed in this work, with the objective of permitting the study of the effect utilizing conventional structures and direct current measurements: (i) the mean output conductance method; (ii) the signature in the transistor efficiency method; (iii) the thermal resistance estimative using only direct current measurements. The first two methods are focused on a qualitative analysis of the self-heating, allowing an efficient preliminary verification of the presence and relevance of the effect, while the last allows the extraction of the thermal resistance from the inverse of the transistor efficiency through an iterative process, consequently making it possible to obtain the temperature rise in the channel due to the self-heating with a good precision and greater simplicity when compared to other methods available in the literature (with maximum error smaller than 6% for multiple gate transistors when compared to the pulsed method). With these techniques, comparisons between multiple gate transistors (also known as FinFET or 3D transistors) and silicon-on-oxide with ultra-thin body and buried oxide (SOI UTBB) are performed, utilizing three-dimensional simulations to obtain similar power conditions. In devices with smaller channel length, FinFETs presented temperatures approximately 60 K above the UTBBs.

Este trabalho tem como objetivo o estudo, caracterização elétrica e modelagem do novo transistor desenvolvido e fabricado no Laboratório de Sistemas Integráveis (LSI) da Universidade de São Paulo (USP) chamado BE (Back Enhanced) SOI MOSFET. Trata-se de um dispositivo inovador que se destaca principalmente pela sua facilidade de fabricação (exigindo apenas processos bem conhecidos e nenhuma etapa de dopagem do semicondutor) e sua flexibilidade quanto ao modo de operação (pode atuar como um transistor MOS tipo n ou um transistor MOS tipo p, dependendo somente da polarização de substrato). Aplicando-se tensão no substrato (VGB) é possível formar um canal de elétrons (VGB>0) ou lacunas (VGB<0) na segunda interface da camada de silício, por onde a corrente entre fonte e dreno flui. Sua patente foi requerida junto ao INPI (Instituto Nacional da Propriedade Industrial) sob o número BR 10 2015 020974 6. Foram realizadas medidas elétricas e simulações numéricas para melhor compreender seu princípio de funcionamento e as características que tornam possível sua reconfigurabilidade. Duas fabricações distintas deste tipo de dispositivo foram analisadas. Além das espessuras distintas, a principal diferença entre elas é o metal utilizado nos eletrodos de fonte e dreno, sendo alumínio na primeira e níquel na segunda versão. O alumínio utilizado na primeira versão resultou em contatos Ôhmicos após o processamento térmico das lâminas, que favoreceram o funcionamento do dispositivo como transistor tipo p, devido à natureza do material utilizado. A análise em função da temperatura (de 25ºC até 125ºC) mostrou uma variação da tensão de limiar (até 1,52mV/ºC) e uma degradação da mobilidade dos portadores de carga (analisado através da transcondutância), resultando no surgimento de um ponto invariante com a temperatura, o chamado ZTC (Zero Temperature Coefficient). Já a segunda versão possui contatos Schottky, na qual foram obtidos níveis de corrente apreciáveis tanto para transistores tipo n (na ordem de nA para as condições de polarização utilizadas), quanto para transistores tipo p (na ordem de ?A). O comportamento da curva de corrente de dreno deste dispositivo apresentou uma estabilização a partir de determinado valor de tensão de porta. A partir deste ponto o BE SOI MOSFET deixa de atuar como um transistor convencional e passa a ter sua corrente de dreno proporcional a tensão de substrato. Medidas em função da temperatura nesta segunda versão permitiram comparar os resultados com os da primeira versão. Percebeu-se a ausência do ponto de ZTC, uma vez que foi observado o aumento da corrente devido à diminuição da resistência dos contatos de fonte e dreno para temperaturas mais elevadas. Por fim, a operação de um circuito inversor utilizando o BE SOI MOSFET foi implementada, mesmo quando alternando os tipos dos transistores, comprovando a flexibilidade de funcionamento dos transistores ao mudar seu tipo em função da polarização de substrato. / The aim of this work is the study, the electrical characterization and the modeling of the new transistor that was developed and fabricated in the Laboratório de Sistemas Integráveis (LSI) at University of Sao Paulo (USP). It was named BE (Back Enhanced) SOI MOSFET. This innovative device has the advantage of a simple fabrication (only well-known processes are required to build it and there is no need of any doping step) and it has a reconfigurable operation (it can act as a n-type MOS transistor or as a ptype MOS transistor depending only on substrate bias). The substrate voltage (VGB) is responsible for the formation of an electron (VGB>0) or a hole (VGB<0) channel at the back interface of the silicon, where the drain current flows. The patent for it was required at the National Industrial Property Institute under the number BR 10 2015 020974 6. Electrical measurements and numerical simulations were performed to better understand its functioning principle and the characteristics that enable its reconfigurability. Two different fabrication splits were analyzed. Beside their thicknesses, the main difference between them is the drain and source metal electrode (aluminum in the first split and nickel in the second one). The one with aluminum electrodes resulted in Ohmic contacts after thermal processing, that favored the formation on the p-type transistor because of the nature of the used element. It was observed a variation of the threshold voltage (up to 1.52mV/ºC) and a mobility degradation (seen through the transconductance behavior) as a function of the temperature (from 25ºC to 125ºC), resulting in a zero-temperature coefficient (ZTC) bias point in this device. In this bias condition point, the drain current is almost constant as a function of the temperature, which is a good characteristic especially for analog circuits. The second split has Schottky drain and source contacts, in which appreciable current levels were obtained for both n-type transistors (order of magnitude of nA in the measured bias conditions) and p-type transistors (order of magnitude of ?A). The drain current of this device showed a particular behavior where the drain current stabilizes from a certain gate voltage. In this condition, the BE SOI MOSFET does not act as a conventional transistor anymore and its current is proportional to the substrate bias. Measurements as a function of the temperature were performed in the device too. It was observed an increase of the drain current, differently from the first split, due to the reduction of the source and drain contacts resistances as a function of the temperature. This resulted in the absence of the ZTC point. Finally, the operation of an inverter circuit using BE SOI MOSFET transistors was implemented, even if the type of the transistors were switched. This result shows the flexibility of operation of the transistor, in other words, it is possible to change its type as a function of the substrate bias.

Orientador: Lauro Tatsuo Kubota / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Química / Made available in DSpace on 2018-11-01T13:48:03Z (GMT). No. of bitstreams: 1 Kisner_Alexandre_D.pdf: 7108475 bytes, checksum: c8b021ab9cbe477b1fe0b4f1abf6fd48 (MD5) Previous issue date: 2012 / Resumo: Transistores de efeito de campo (FETs) modificados com nanoeletrodos de Au representam uma excelente ferramenta para o estudo eletrofisiológico de células, uma vez que as características da dimensionalidade destes últimos são comparáveis às espécies celulares a serem detectadas e medidas múltiplas podem ser realizadas simultaneamente. Neste trabalho, foram fabricados transistores de efeito de campo com três diferentes tipos de superfície em suas regiões de porta, transistores com somente SiO2, SiO2 e Al2O3 anódica porosa, e ainda SiO2-Al2O3 contendo nanopartículas de Au dentro de seus poros. Os transistores foram caracterizados por microscopia eletrônica de varredura assim como por medidas elétricas convencionais. Estas últimas demonstraram que os processos de anodização e deposição de nanopartículas em sua superfície não comprometem as suas propriedades elétricas. Os transistores com portas nanoporosas foram modificados com torisinase e empregados como biossensores para a detecção de dopamina. Os resultados demonstraram que estes FETs podem detectar dopamina num alcance de concentração normalmente encontrado durante a liberação destas moléculas por células neurais. Transistores com nanopartículas de Au foram empregados na detecção de serotonina utilizando-se uma metodologia de interação eletrostática através de monocamadas auto-organizadas, o que é ainda pouco explorado com FETs. Esta permitiu a detecção de serotonina num alcance linear de 0,1 a 2 µmol L. Experimentos envolvendo a adesão celular e a detecção de prótons liberados por vesículas de células PC12 foram conduzidos, e demonstraram que os processos interfaciais entre as células e os transistores apresentam um dependência das propriedades capacitivas da superfície, e que a presença das nanopartículas pode aumentar a sensibilidade elétrica da porta dos transistores. Estes efeitos interfaciais influenciaram diretamente na razão sinal-ruído da leitura de sinais de exocitose e sugerem que o uso de transistores nanoestruturados representa uma ferramenta promissora para análise deste tipo de célula in vitro / Abstract: Field effect transistors modified with Au nanoparticles represent an excellent tool to electrophysiology analyzes. Because the dimensions of the devices are comparable to the size of the cells, multiple measurements can be performed simultaneously. In this work, field effect transistors were fabricated with three different kinds of surface in their gates, i.e. transistor with only SiO2, SiO2 and porous anodic Al2O3, and SiO2-Al2O3 with Au nanoparticles embedded into the pores of Al2O3. The characterization of the transistors was performed by electron microscopy analysis and conventional electrical characterization. The last one showed that the anodization process and the Au nanoparticles deposition on surface of the transistors did not affect the electrical properties of the devices. The transistors presenting gates with only SiO2-Al2O3 were modified with tyrosinase and employed as biosensors to detect dopamine. The results of these analysis showed that the devices can detect dopamine in a range of concentration usually found when these molecules are released from neuronal cells. Transistors with Au nanoparticles were also applied as biosensors to detect serotonin. In doing so, the surface of the nanoparticles were modified with self-assembled monolayers that were able to interact with serotonin through electrostatic interactions. Although this approach is scarcely exploited with transistors, it showed promising results. For instance, serotonin could be detect in a linear range of concentration from 0,1 to 2 µmol L. Experiments to analyze the cell adhesion on transistors and detect the release of protons from the extruded matrix of vesicles from PC12 cells were performed and demonstrated that the interfacial processes between cells and transistors were dependent on the capacitive properties of the surface. The presence of nanoparticles can enhance the electrical sensitivity of the gates from the devices. These interfacial effects presented a relationship with the signal to noise ratio of the exocytotic signals measured for vesicles release and suggested that the employment of nanostructurated transistors are promising tools to analyze these events from PC12 cells in vitro / Doutorado / Quimica Analitica / Doutor em Ciências

Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário da FEI, São Bernardo do Campo, 2015

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2018. / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES). / Em transistores de efeito de campo baseados em nanomateriais (nanoFETs), a dopagem eletrostática pode ser induzida por campos elétricos originados de múltiplas portas independentes. Dessa forma, os nanoFETs são candidatos ideais para a exploração de reconfigurabilidade. O desempenho de quatro geometrias reconfiguráveis (R) nanoFET é investigado com a solução das equações de Poisson e Deriva-Difusão acopladas respectivamente para o potencial eletrostático tridimensional e a para carga de canal unidimensional. Ainda é averiguado o impacto do escalamento do canal e do ajuste da tensão de alimentação. As arquiteturas examinadas são compostas por FETs de uma (1G), duas (2G) e três (3G) portas sob o canal com comprimento meio de micrômetro. Portanto, os R-nanoFETs investigados teoricamente podem ser fabricados com custos baixos, permitindo que as projeções de desempenho sejam testadas. O 2G R-nanoFET provou ser a arquitetura mais versátil quando nenhuma otimização específica do aplicativo é tentada. No entanto, todas as geometrias consideradas oferecem propriedades interessantes. Ao conectar a porta de programação ao dreno, o roteamento local é simplificado e o desempenho só diminui levemente. O 1G R-nanoFET oferece ganhos intrínsecos razoáveis ao custo do aumento da dissipação de energia estática. Por fim, um 3G R-nanoFET permite opções adicionais de configuração dinâmica e a operação de ligar/ desligar mais rápida devido à porta de controle posicionada a uma distância maior dos outros contatos metálicos. / In nanomaterials field-effect transistors (nanoFETs) electrostatic doping can be induced by electrical fields originating from multiple independent gates. Therefore, nanoFETs are ideal candidates for exploring reconfigurability. The performance of four different reconfigurable (R) nanoFET geometries is investigated by solving the coupled nonlinear Poisson and drift-diffusion differential equations for the three-dimensional electrostatic potential and the one-dimensional channel charge. The impact of scaling and supply voltage adjustment is further examined. The investigated architectures compass FETs with one (1G), two (2G) and three top-gate (3G) terminals with a channel length of half a micrometer. Therefore, the theoretically investigated R-nanoFETs can be manufactured at low costs, allowing to test the performance projections. The 2G R-nanoFET proved to be the most versatile architecture when no application specific optimization is attempted. However, all considered geometries offer interesting properties. Shortening the program gate with the drain simplifies the local routing and only slightly diminish the performance. A 1G R-nanoFET delivers reasonable intrinsic gains at the cost of increased static power dissipation. Finally, a 3G R-nanoFET enables additional dynamic configuration options and faster on/off switching due to a control gate positioned at an increased distance to other metallic contacts.